[发明专利]半导体器件的制造方法

说明书

本发明提供了一种半导体器件的制造方法，包括：提供衬底，所述衬底上依次形成有栅氧化层及栅极材料层；进行具有第一偏置电压和第一工艺时间的主刻蚀，刻蚀部分厚度的所述栅极材料层；进行具有第二偏置电压和第二工艺时间的着陆刻蚀，刻蚀剩余的所述栅极材料层以形成栅极；其中，所述主刻蚀的过程中所述栅极材料层对所述栅氧化层的第一选择比小于所述着陆刻蚀的过程中所述栅极材料层对所述栅氧化层的第二选择比。本发明采用具有不同工艺参数的主刻蚀和着陆刻蚀，在改善栅极的剖面轮廓的同时提高了刻蚀工艺中栅极材料层与栅氧化层的刻蚀选择比，从而减少所述栅氧化层的损耗，优化了工艺窗口，改善了半导体器件的栅极形貌。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

在图像传感器(CIS)电路中，多晶硅(Poly)是制作栅极的常用材料。然而，随着技术水平的不断进步，晶体管尺寸的不断缩小，多晶硅栅极刻蚀的工艺要求也不断提高。传统的多晶硅刻蚀工艺通常包括预刻蚀、主刻蚀和过刻蚀三个步骤，其中，所述预刻蚀用于去除多晶硅层表面的自然氧化层、硬掩蔽层(即SiON层)和表面污染物；所述主刻蚀用于刻蚀大部分的所述多晶硅层，并刻蚀出多晶硅栅极的剖面轮廓；所述过刻蚀用于刻蚀剩余的所述多晶硅层以形成所述多晶硅栅极。

然而，传统的多晶硅刻蚀工艺存在许多问题，例如，在主刻蚀过程中，所述多晶硅层的剖面轮廓难以控制，且主刻蚀对介电抗反射层(即SiON)和多晶硅层(Poly)的选择比存在差异，使得所述多晶硅层的侧壁发生钻蚀现象。为了解决所述钻蚀现象，可以使主蚀刻过程中产生的聚合物在多晶硅层的侧壁上发生钝化反应，以保护侧壁，但所述侧壁上堆积的聚合物过多会形成横向刻蚀缺陷(footing)或侧掏缺陷(bowing)。此外，为了提高所述主刻蚀中多晶硅层与栅氧化层的刻蚀选择比，通常会采用较高的等离子体(plasma)源功率和较低的偏置电压进行主刻蚀，从而减少所述栅氧化层在刻蚀工艺中的损耗，进而优化工艺窗口，提高了刻蚀工艺的稳定性。然而，所述偏置电压过低往往不利于所述多晶硅层的剖面轮廓的钝化保护，从而影响半导体器件的形貌和性能。

为了解决上述问题，在改善所述刻蚀工艺形成的多晶硅栅极的剖面轮廓的同时提高所述刻蚀工艺中多晶硅层与栅氧化层的刻蚀选择比，本发明提供了一种半导体器件的制造方法。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，采用具有不同工艺参数的主刻蚀和着陆刻蚀，在改善栅极的剖面轮廓的同时提高了刻蚀工艺中栅极材料层与栅氧化层的刻蚀选择比。

为了达到上述目的，本发明提供了一种半导体器件的制造方法，其特征在于，包括：

提供衬底，所述衬底上依次形成有栅氧化层及栅极材料层；

进行具有第一偏置电压和第一工艺时间的主刻蚀，刻蚀部分厚度的所述栅极材料层；以及

进行具有第二偏置电压和第二工艺时间的着陆刻蚀，刻蚀剩余的所述栅极材料层以形成栅极；

其中，所述主刻蚀的过程中所述栅极材料层对所述栅氧化层的第一选择比小于所述着陆刻蚀的过程中所述栅极材料层对所述栅氧化层的第二选择比。

可选的，所述栅极材料层为多晶硅层，所述主刻蚀和所述着陆刻蚀均为干法刻蚀。

可选的，所述第一工艺时间为40s～60s，所述第二工艺时间为15s～25s。

可选的，所述第一偏置电压的范围为150V～250V，所述第二偏置电压的范围为100V～150V。

可选的，所述第一选择比的范围为100～150，所述第二选择比的范围为150～200。

可选的，所述主刻蚀和所述着陆刻蚀的工艺气体均包括刻蚀气体和聚合物气体，其中，所述刻蚀气体包括氯气和溴化氢，所述聚合物气体包括氧气。