[发明专利]硅通孔的测试结构及测试方法

说明书

本申请提供一种硅通孔的测试结构及测试方法，所述测试结构包括：半导体衬底；至少一种参考测试单元，位于所述半导体衬底中，用于输出测试数据，包括参考测试沟槽电容组以及硅通孔结构，其中所述参考测试沟槽电容组环绕所述硅通孔结构分布；基准测试单元，位于所述半导体衬底中，用于输出基准数据，包括基准测试沟槽电容组，所述基准测试沟槽电容组与所述参考测试沟槽电容组的结构相同。所述测试结构及测试方法可以监测TSV制备中对介电层产生的工艺影响，通过测试衬底和TSV间的电阻、电容和漏电流大小，来推算TSV隔离层的电性厚度及隔绝能力等性能，有助于制程出现问题时的辅助失效分析。

技术领域

本申请涉及半导体测试领域，尤其涉及一种硅通孔的测试结构及测试方法。

背景技术

随着半导体器件驱动强度的增大，器件具有更高的电流密度和更大的电流瞬变，导致芯片对电源电压的波动越来越敏感，电路需要通过去耦电容器降低PDN阻抗，通过去耦或旁路电路以抑制噪声，因此必须控制寄生电阻和电感，去耦电容必须靠近所述电路，故需要在应用垂直互连硅通孔(TSV)转接板的封装结构(2.5D Interposer)中，集成较多数量的沟槽电容(DTC)和TSV。

由于TSV本身占据的面积较大，且有应力影响区，亟待进一步小型化提高集成度。在TSV的制作过程中，具有很多潜在的工艺问题，例如在干法刻蚀(Dry etch)、灰化工艺(Asher)、等离子体增强化学气相沉积法(PECVD)等制程中都有大量的等离子电荷，该等离子电荷在TSV中的隔离层中积累，严重时会形成隧穿电流，使隔离层损伤。此外TSV填充制备过程中还存在金属扩散问题，这些均无法用传统的测试结构进行检测。

发明内容

本申请要解决的技术问题是提供一种硅通孔的测试结构，可以监测TSV制备中对沟槽电容的介电层产生的工艺影响，通过测试衬底和TSV间的电阻、电容和漏电流大小，来推算TSV隔离层的电性厚度及隔绝能力等性能，有助于制程出现问题时的辅助失效分析。

为解决上述技术问题，本申请提供了一种硅通孔的测试结构，包括：半导体衬底；至少一种参考测试单元，位于所述半导体衬底中，用于输出测试数据，包括参考测试沟槽电容组以及硅通孔结构，其中所述参考测试沟槽电容组环绕所述硅通孔结构分布；基准测试单元，位于所述半导体衬底中，用于输出基准数据，包括基准测试沟槽电容组，所述基准测试沟槽电容组与所述参考测试沟槽电容组的结构相同。

在本申请实施例中，所述参考测试沟槽电容组和所述基准测试沟槽电容组均包括：内沟槽测试电容组，包括若干环绕分布的内沟槽测试电容；外沟槽测试电容组，包括若干围绕所述内沟槽测试电容组分布的外沟槽测试电容。

在本申请实施例中，相邻所述内沟槽测试电容之间连接或不连接。

在本申请实施例中，相邻所述外沟槽测试电容之间不连接。

在本申请实施例中，所述内沟槽测试电容和所述外沟槽测试电容对应设置且平行分布。

在本申请实施例中，所述内沟槽测试电容包括：内沟槽，位于所述半导体衬底中；第一内极板，位于所述内沟槽的底部和侧壁上，以及部分所述半导体衬底上；内介电层，位于所述第一内极板表面，且露出所述半导体衬底上的部分所述第一内极板；第二内极板，位于所述内介电层表面，且填满所述内沟槽；各所述内沟槽测试电容的第二内极板并联。

在本申请实施例中，所述的硅通孔的测试结构还包括第一测量盘，各所述内沟槽测试电容的第二内极板并联且连接至所述第一测量盘。

在本申请实施例中，所述外沟槽测试电容包括：外沟槽，位于所述半导体衬底中；第一外极板，位于所述外沟槽的底部和侧壁上，以及部分所述半导体衬底上；外介电层，位于所述第一外极板表面，且露出所述半导体衬底上的部分所述第一外极板；第二外极板，位于所述外介电层表面，且填满所述外沟槽；各所述外沟槽测试电容的第二外极板并联。

所述第一内极板、所述第一外极板与所述半导体衬底并联，且连接至第三测量盘。