[发明专利]金属互连结构的制造方法

说明书

本发明公开了一种金属互连结构的制造方法，包括：步骤一、提供形成有定义金属互连结构的图形结构的凹槽的前层结构；步骤二、形成作为扩散阻挡层的钌层；步骤三、形成主体层，主体层的材料为钴、石墨烯、Cu3Ge、NiGe、CoGe2和CoAl中的一个或多个的组合；步骤四、进行化学机械研磨将凹槽外的主体层和所述钌层去除。本发明能降低金属互连电阻且使金属互连电阻小于Cu互连电阻，能改善Rc延迟问题，提升器件性能；还能消除蝶形缺陷和腐蚀缺陷以及能在优化性能的同时简化工艺。

技术领域

本发明涉及一种半导体集成电路的制造方法，特别是涉及一种金属互连结构的制造方法。

背景技术

在28nm以上技术节点的制程中，采用Cu作为互连金属，同时采用TaN作为Cu的扩散阻挡层(Barrier)以及采用Ta作为Cu的黏附层(glue layer)，由TaN、Ta和Cu的叠加结构实现金属互连技术。随着器件尺寸的减小，尤其是进入14nm以下的技术节点的工艺制程后，Cu晶粒电子散射程度加剧，造成Cu电阻增大，从而导致严重的Rc延迟。Cu互连技术将越来越难以满足金属互连阻值技术指标与可靠性。因此，寻找合适的替代材料愈发迫切。

如图1所示，是现有金属互连结构的制造方法形成的金属互连结构的示意图；现有方法采用铜制程且采用大马士革工艺实现，这里以双大马士革工艺为例进行说明，现有金属互连结构的制造方法包括如下步骤：

步骤一、提供前层结构，所述前层结构中形成有定义金属互连结构的图形结构的凹槽104。

所述金属互连结构包括通孔(Vias)和金属连线(Lines)。所述凹槽104同时定义所述通孔和所述金属连线的图形结构，所述凹槽104由通孔开口104a和沟槽104b叠加而成，所述通孔开口104a位于部分区域的所述沟槽104b的底部，所述通孔开口104a和所述沟槽104b呈连通结构。后续，步骤四完成后同时形成所述通孔和所述金属连线，所述通孔由填充于所述通孔开口104a中的TaN层和Ta层的叠加层105和所述铜层106叠加而层，所述金属连线由填充于所述沟槽104b中的所述TaN层和Ta层的叠加层105和所述铜层106叠加而层。

所述凹槽104形成于层间膜103中。所述层间膜103的材料包括氧化层或低K介质层。

所述层间膜103的材料采用低K介质层，低K介质层的材料包括BD或BDⅡ。BD是由C,H,O,Si等元素组成的介质材料，K值为2.5～3.3。BDⅡ是BD改了的改进版本。

在所述低K介质层的底部还形成有第一氮掺杂碳化硅(N Doped SiC，NDC)层103a，TEOS氧化层103b。所述第一NDC103a作为底部金属互连结构102向上扩散的阻挡层。

在所述低K介质层的顶部还形成有第二NDC层103c、无氮抗反射涂层(NFDARC)103d和金属硬掩膜层103e。

所述前层结构中，在所述层间膜103的底部包括有半导体衬底以及位于所述半导体衬底和所述层间膜103之间的多层底部层间膜101和底部金属互连结构102。图1中未显示所述半导体衬底，并仅显示了一层底部层间膜101和一层底部金属互连结构102。

所述底部层间膜101的结构和所述层间膜103的结构以及形成工艺相同。所述底部金属互连结构102的形成工艺和当前层的所述金属互连结构的形成工艺相同，这里仅以当前层的所述金属互连结构的形成工艺为例进行说明，实际工艺中，所述金属互连结构会包括多层，各层的工艺都能采用现有方法所公开的工艺。

所述半导体衬底包括硅衬底。

在所述半导体衬底上形成有半导体器件。

步骤二、形成TaN层和Ta层的叠加层105，所述TaN层和Ta层的叠加层105形成在所述凹槽104的底部表面和侧面并延伸到所述凹槽104外的所述前层结构表面上，叠加层105中的TaN层作为扩散阻挡层，Ta层作为黏附层。