[发明专利]现场总线芯片架构

权利要求书

1.一种现场总线芯片架构，其包括CPU交互模块、时钟生成模块、帧编/解码模块、Manchester编/解码模块、RAM数据存储模块、DMA控制器、数据收发模块、CRC帧校验模块、地址识别与管理模块、定时器模块、中断控制器和寄存器堆栈，其特征在于，

所述CPU交互模块包括AXI4-Full总线接口模块和AXI4-Lite总线接口模块，分别用于实现AXI4-Full从机时序和AXI4-Lite从机时序，分别与所述DMA控制器和所述寄存器堆栈对接；

所述时钟生成模块包括波特率计算模块和时钟分频模块，以外接时钟为基准，生成500KHz时钟，并通过时钟分频模块对500KHz时钟进行分频，得到片内各模块的驱动时钟，包括所述数据收发模块收发现场总线数据的31.25KHz时钟；

所述帧编/解码模块包括帧编码模块和帧解码模块，帧编码模块将发送缓存器中的数据按照数据帧格式编码，为数据添加特征码和CRC校验码，帧解码模块对完成Manchester解码的数据进行帧类识别和数据域提取任务；

所述Manchester编/解码模块对帧编码模块生成的数据帧进行编码，对接收到的总线数据进行解码，并将解码后的数据提交给帧解码模块；

所述DMA控制器为双通道DMA控制器，分别与所述RAM数据存储模块中的RAM发送缓存模块、RAM接收缓存模块相连，通过内置字节编码电路，将片内读写端口输入的数据封装为32位数据写入RAM，同时将RAM读出的32位数据转换为8位数据串行输出，并提供AXI-Full接口，通过所述CPU交互模块与CPU进行数据交互；

所述数据收发模块具备串行编码电路、并行编码电路、内部数据回环电路和极性纠正电路，负责发送Manchester编码后的数据，并将接收的现场总线数据提交至所述Manchester解码模块；

所述CRC帧校验模块包括CRC16帧尾计算模块和CRC16校验模块，CRC16帧尾计算模块负责为待发送的数据计算16位CRC帧尾，CRC16校验模块对接收到数据进行CRC16校验；

所述地址识别与管理模块根据目的地址起始位置与类型寄存器值，从来自帧解码模块的数据中提取目的地址，并与相应地址寄存器中的地址进行比对，若地址相同则接收数据、否则停止接收；

所述中断控制器根据芯片内部各种错误信号和控制信号向中断类型寄存器写入相应值，并根据中断屏蔽寄存器相应位判断是否产生中断信号，控制信号包括定时器模块时钟溢出信号、地址识别与管理模块识别结果和CRC模块数据校验结果信号；

所述寄存器堆栈包括地址寄存器堆、中断类型寄存器堆、中断屏蔽寄存器堆和控制寄存器堆，用于CPU配置芯片以及芯片向CPU反馈状态信息，芯片内置特征码寄存器和最大闲谈时间寄存器，通过配置特征码寄存器和闲谈时间寄存器能使芯片适用于不同现场总线协议。

2.根据权利要求1所述的现场总线芯片架构，其特征在于，所述发送缓存模块基于双口RAM存储器，数据写入端口提供32位AXI4-Full总线接口，实现与AXI4-Full总线对接，CPU通过32位AXI4总线将待发送的数据写入发送缓存器，读取端口位宽为8位，芯片内部其他模块通过此端口读取数据；所述接收缓存模块基于双口RAM存储器，数据写入端为8位位宽，芯片从FF总线上接收到的数据通过此端口写入接收缓存器，接收缓存器的读取端口提供32位AXI4-Full总线接口，实现与AXI4总线对接，CPU通过32位AXI4总线从接收缓存器中读取从FF总线上接收到的数据。