[发明专利]SAS的扰码编码电路

权利要求书

1.一种SAS的扰码编码电路，其特征在于，包括初始值存储器、计数器、移位寄存器、比特数据处理器和多个异或门；

所述初始值存储器用于存储所述移位寄存器的初始值；

所述计数器用于控制所述移位寄存器在每个时钟输出相应比特运算数据；

所述移位寄存器的各比特寄存器分别一一对应SAS协议中的各比特，用于将每个时钟基于移位运算产生的比特运算数据分别输入至相应的异或门和所述比特数据处理器；

所述异或门的总个数、每个异或门与所述移位寄存器的连接关系由所述移位寄存器的类型、所述SAS协议定义的数据格式和各异或门的类型共同决定；各异或门在每个时钟通过异或操作生成扰码值作为更新值再输入至所述移位寄存器的目标比特寄存器；

所述比特数据处理器用于当所述计数器记满一个扰码周期时输出32比特的扰码数据，并同时利用16比特运算数据更新所述移位寄存器的各比特位。

2.根据权利要求1所述的SAS的扰码编码电路，其特征在于，所述移位寄存器为斐波那契线性反馈移位寄存器，多个异或门分别为第一异或门、第二异或门和第三异或门；

所述第一异或门、所述第二异或门和所述第三异或门分别与所述斐波那契线性反馈移位寄存器的第0位比特寄存器、第4位比特寄存器、第13位比特寄存器和第15位比特寄存器相连，具体连接方式为：第一异或门与所述斐波那契线性反馈移位寄存器第0位比特寄存器，第二异或门与所述斐波那契线性反馈移位寄存器第4位比特寄存器相连，第三异或门两个输入端分别与所述斐波那契线性反馈移位寄存器第13位比特寄存器和第15位比特寄存器相连；

或第一异或门与所述斐波那契线性反馈移位寄存器第0位比特寄存器和所述斐波那契线性反馈移位寄存器第4位比特寄存器相连，第二异或门与所述斐波那契线性反馈移位寄存器第13位比特寄存器相连，第三异或门与所述斐波那契线性反馈移位寄存器第15位比特寄存器相连。

3.根据权利要求2所述的SAS的扰码编码电路，其特征在于，所述比特数据处理器包括第一16比特寄存器和第二16比特寄存器；

所述第一16比特寄存器分别与所述初始值存储器、所述移位寄存器和所述计数器相连，用于存储所述移位寄存器每个时钟产生的比特运算数据，并在所述计数器记满一个扰码周期后将暂存的16比特运算数据同时输入至所述初始值存储器和所述第二16比特寄存器；所述扰码周期为16个时钟；

所述第二16比特寄存器与所述第一16比特寄存器相连，用于将所述16比特运算数据按照低16比特和高16比特的方式组合成32比特的扰码数据进行输出。

4.根据权利要求3所述的SAS的扰码编码电路，其特征在于，所述第一异或门的输出端与所述斐波那契线性反馈移位寄存器的第0位比特寄存器输入端相连，以使每个时钟通过异或操作生成扰码值作为更新值参与所述移位寄存器的下一轮移位运算；所述第一异或门的两个输入端分别与所述斐波那契线性反馈移位寄存器的第0位比特寄存器和所述第二异或门的输出端相连；所述第一异或门的输出端还用于输出每个时钟产生的扰码值；

所述第二异或门的两个输入端分别与所述斐波那契线性反馈移位寄存器的第4位比特寄存器和所述第三异或门的输出端相连；

所述第三异或门的两个输入端分别与所述斐波那契线性反馈移位寄存器的第13位比特寄存器和第15位比特寄存器输出端相连。

5.根据权利要求4所述的SAS的扰码编码电路，其特征在于，所述计数器为16拍计数器。

6.根据权利要求2所述的SAS的扰码编码电路，其特征在于，所述比特数据处理器包括32比特寄存器和与门；

所述32比特寄存器分别与所述计数器、所述移位寄存器和所述与门的一个输入端相连；

所述与门的另外一个输入端与所述计数器相连，所述与门的输出端用于输出32比特的扰码数据。