[发明专利]集成电路闩锁测试结构

说明书

本申请提供一种集成电路闩锁测试结构。该电路包括：第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区，第一P型重掺杂区和第一N型重掺杂区均位于P型衬底上，第二P型重掺杂区和第二N型重掺杂区均位于N阱内，N阱位于P型衬底上，第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，第一N型重掺杂区和第二P型重掺杂区之间具有第二距离，第二P型重掺杂区和第二N型重掺杂区之间具有第三距离，测试结构用于通过调整第一距离、第二距离和第三距离中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。从而，可以测试集成电路发生闩锁效应时的电学参数。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种集成电路闩锁测试结构。

背景技术

闩锁效应(latch-up)是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱和PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。静电是一种看不见的破坏力，会对电子元器件产生影响。静电和相关的电压瞬变都会引起闩锁效应，闩锁效应是半导体器件失效的主要原因之一。在出现闩锁时，发生正反馈，半导体元器件在电源电压线与接地线之间形成短路，造成大电流、电过载和半导体元器件损坏。

为保证芯片的可靠性，需要避免集成电路发生闩锁效应，因此，在芯片开发阶段，需要通过测试集成电路发生闩锁效应时的电学参数来进行集成电路的设计，以避免闩锁效应的发生。

发明内容

本申请提供一种集成电路闩锁测试结构，以测试集成电路发生闩锁效应时的电学参数。

第一方面，本申请提供一种集成电路闩锁测试结构，包括：

第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；

其中，所述第一P型重掺杂区和所述第一N型重掺杂区均位于P型衬底上，所述第二P型重掺杂区和所述第二N型重掺杂区均位于N阱内，所述N阱位于所述P型衬底上；

所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；

所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。

可选的，所述N阱、所述P型衬底和所述第一N型重掺杂区构成第一寄生NPN晶体管；

所述第二P型重掺杂区、所述N阱和所述P型衬底构成第一寄生PNP晶体管。

可选的，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的基级；

所述N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。

第二方面，本申请提供一种集成电路闩锁测试结构，包括：

第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；

其中，所述第一P型重掺杂区位于P型衬底上，所述第一N型重掺杂区位于第一N阱内，所述第二P型重掺杂区和第二N型重掺杂区均位于第二N阱内，所述第一N阱和所述第二N阱均位于所述P型衬底上；

所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；