[发明专利]隐藏ECC编码延时的存储系统及方法

说明书

本公开涉及隐藏ECC编码延时的存储系统及方法。本公开提出将写数据寄存器的输出配置为两路数据流。一路数据流经ECC编码模块与写数据中间寄存器，将输入写数据和ECC校验码发送到SRAM；另一路数据流经写数据中间寄存器与旁路寄存器模块，将输入写数据经旁路寄存器模块输入到读数据选择器。读数据选择器的另一个输入则是从SRAM读取并经过ECC检错纠错的数据。读数据选择器被配置为将选择的输入数据发送到读数据寄存器。根据本公开的教导，在对同一地址进行写入后立即读取的操作时，读数据选择器选择从旁路寄存器模块接收的写数据输出到读数据寄存器；而在对不同地址进行读写操作时，选择从SRAM读取并检错纠错后的数据输出到读数据寄存器。

技术领域

本公开涉及计算数据存储领域，尤其涉及一种隐藏ECC编码延时的存储系统及方法。

背景技术

在高性能计算服务器中，对于可靠性要求很高。静态随机存取存储器(SRAM)中存储的数据如果因为低电压或者宇宙射线等外部影响会产生数据错误。因此，一般会在SRAM存储数据前加上检错纠错(ECC，Error Checking and Correcting)的功能，既能够纠正单比特错误，也能够检测多比特错误。

图1示出了现有技术中带有ECC编码译码检错纠错功能的SRAM存储系统。如图1所示，在写数据时，在SRAM的输入端加入ECC编码模块，ECC编码模块根据写数据寄存器保存的写数据比特产生校验比特，然后将检验比特和写数据比特同步写入SRAM中。在读数据时，ECC译码检错纠错模块同时读出写数据比特和校验比特，然后根据校验比特对写数据比特进行检错，如果有单比特错误直接进行纠错，如果有多比特错误则上报检错。

但是，在加入ECC检错纠错功能后，对SRAM的时序带来了不小的挑战。SRAM写入端的内部延时相对于读出端的内部延时更大，在写入端前留给ECC编码的逻辑级数的空间更小。因此，在同样的工作频率，由ECC编码逻辑带来的输入端时序延时更大，造成在对同一地址进行背靠背的写入后立即读取的操作时读取数据有误的问题。

发明内容

有鉴于此，本公开提出了一种隐藏ECC编码延时的存储系统及方法，通过在输入端增加中间寄存器和在读出端添加旁路寄存器逻辑模块，能够有效隐藏输入端的ECC编码延时，避免ECC编码延时对SRAM写延时的影响，解决了在对同一地址进行背靠背的写入后立即读取的操作时读取数据有误的问题。

根据本公开的一方面，提供了一种隐藏ECC编码延时的存储系统，所述系统包括：

写寄存器模块，用于输出写信号；

写中间寄存器模块，用于从写寄存器模块接收写信号，然后将写信号发送到SRAM的写信号输入端；

写数据寄存器，用于输出写数据；

ECC编码模块，用于从写数据寄存器接收写数据，根据写数据产生ECC检验码；

写数据中间寄存器，用于分别从写数据寄存器和ECC编码模块接收写数据和ECC检验码，将写数据和ECC校验码发送到SRAM的数据输入端；

SRAM，具有数据输入端、写信号输入端、读信号输入端、数据输出端；

旁路寄存器模块，用于从写数据中间寄存器接收写数据；

读寄存器模块，用于将读信号发送到SRAM的读信号输入端；

ECC译码检错模块，用于通过SRAM的数据输出端从SRAM读取数据和ECC检验码，根据读取的数据和ECC检验码对读取的数据进行检错纠错；

读数据选择器，具有第一输入端和第二输入端，第一输入端用于从旁路寄存器模块接收写数据，第二输入端用于从ECC译码检错模块接收从SRAM读取的数据，所述读数据选择器用于从两个输入端输入的数据中选择一种数据进行输出；

读数据寄存器，用于从读数据选择器接收选择的数据，