[发明专利]创建FPGA电路的时延表和获取时延的方法及设备

说明书

本发明实施例提供一种创建FPGA电路的时延表的方法、获取时延的方法及设备，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。本发明实施例的技术方案可以使得总时延的估计较为准确，从而使得基于该估计所设计或者优化的FPGA电路能够满足时序约束。

技术领域

本发明涉及集成电路技术领域，尤其涉及创建现场可编程门阵列(Field-Programmable Gate Array，FPGA)电路的时延表和获取FPGA电路的时延的方法及设备。

背景技术

FPGA芯片的设计流程主要包括设计输入、功能仿真、逻辑综合、技术映射、逻辑打包、布局、布线、时序仿真、比特流生成等阶段，其中，逻辑打包、布局、布线等物理实现阶段是很复杂和关键的一个阶段，其结果直接影响了电路性能、面积、可靠性、功率和制造产量等。

随着制造工艺的进步，FPGA芯片中连接线的寄生参数(如寄生电容、电阻、电感)在不断增大，连接线的时延也随之增大，使得FPGA电路的设计难以满足时序约束。

发明内容

本发明解决的技术问题包括连接线的时延使得FPGA电路的设计难以满足时序约束等。

本发明实施例提供一种创建FPGA电路的时延表的方法，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。

可选地，时延表包括引脚时延表，该创建FPGA电路的时延表的方法包括：计算多个Slice中每个Slice的输出引脚到与其紧邻且位于其下游的第一连接盒的输出引脚时延；计算多个Slice中每个Slice的输入引脚到与其紧邻且位于其上游的第二连接盒的输入引脚时延；将每个Slice的输出引脚和与其对应的输出引脚时延、以及输入引脚和与其对应的输入引脚时延都保存于引脚时延表中。

可选地，Slice包括LUT、FF和MUX，输入引脚包括LUT的输入端，输出引脚包括LUT的输出端、FF的输出端和MUX的输出端。

可选地，时延表包括路径时延表，该创建FPGA电路的时延表的方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚、以及这二个Slice之间经过的若干线段确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径；通过如下公式计算路径的路径时延、并且将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中：

其中，Path_delay表示路径时延，Ini_delay表示初始时延，M表示路径经过的线段类型的个数，Ni表示第i类线段的个数，Base_delayi表示第i类线段的基本时延。

可选地，线段类型基于线段的长度和方向而确定。

可选地，时延表包括修正时延表，该创建FPGA电路的时延表的方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从输出引脚到输入引脚的路径；确定路径上经过的非Slice模块的类型和数量；基于非Slice模块的类型和数量确定路径的修正时延；将任意二个Slice的坐标、一者的输出引脚、另一者的输入引脚以及路径的修正时延保存于修正时延表中。

可选地，非Slice模块的类型包括DSP和RAM。