[发明专利]创建FPGA电路的时延表和获取时延的方法及设备

权利要求书

1.一种创建FPGA电路的时延表的方法，其特征在于，所述FPGA电路包括多个Slice，所述时延表包括内部时延表，所述方法包括：

确定从所述多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；

基于所述若干线路分别计算出从所述输入引脚到所述输出引脚的内部时延；

将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于所述内部时延表中。

2.根据权利要求1所述的方法，其特征在于，所述时延表包括引脚时延表，所述方法包括：

计算所述多个Slice中每个Slice的输出引脚到与其紧邻且位于其下游的第一连接盒的输出引脚时延；

计算所述多个Slice中每个Slice的输入引脚到与其紧邻且位于其上游的第二连接盒的输入引脚时延；

将每个Slice的输出引脚和与其对应的输出引脚时延、以及输入引脚和与其对应的输入引脚时延都保存于所述引脚时延表中。

3.根据权利要求1或2所述的方法，其特征在于，所述Slice包括LUT、FF和MUX，所述输入引脚包括所述LUT的输入端，所述输出引脚包括所述LUT的输出端、所述FF的输出端和所述MUX的输出端。

4.根据权利要求2所述的方法，其特征在于，所述时延表包括路径时延表，所述方法包括：

基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚、以及这二个Slice之间经过的若干线段确定从与所述输出引脚紧邻且位于其下游的第一连接盒到与所述输入引脚紧邻且位于其上游的第二连接盒的路径；

通过如下公式计算所述路径的路径时延：

其中，Path_delay表示所述路径时延，Ini_delay表示初始时延，M表示所述路径经过的线段类型的个数，Ni表示第i类线段的个数，Base_delayi表示第i类线段的基本时延；

将所述任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和所述路径时延保存于所述路径时延表中。

5.根据权利要求4所述的方法，其特征在于，所述线段类型基于线段的长度和方向而确定。

6.根据权利要求4所述的方法，其特征在于，所述时延表包括修正时延表，所述方法包括：

基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从所述输出引脚到所述输入引脚的路径；

确定所述路径上经过的非Slice模块的类型和数量；

基于所述非Slice模块的类型和数量确定所述路径的修正时延；

将所述任意二个Slice的坐标、一者的输出引脚、另一者的输入引脚以及所述路径的修正时延保存于所述修正时延表中。

7.根据权利要求6所述的方法，其特征在于，所述非Slice模块的类型包括DSP和RAM。

8.根据权利要求6所述的方法，其特征在于，所述修正时延表包括第一表和第二表，所述方法包括：

通过所述第一表的相关行记录一条路径中分别经过各个非Slice模块的各个线段在所述第二表中对应的行数；

通过所述第二表的各行分别记录与所述各个线段中的连线分别对应的电阻值和电容值；

通过如下公式计算经过所述非Slice模块的修正时延：

τ2＝In²(R1C1+(R1+R2)C2)，

其中，τ2表示经过所述非Slice模块的修正时延，In²表示以e为底的对数的值的平方，R1和C1分别表示所述非Slice模块连接与其紧邻并且位于上游的连接盒的连线所对应的电阻值和电容值，R2和C2分别表示所述非Slice模块连接与其紧邻并且位于下游的连接盒的连线所对应的电阻值和电容值。