[发明专利]用于访问存储器单元的时序链

说明书

本申请涉及用于访问存储器单元的时序链。一种方法可包含在存储器单元阵列下方的逻辑电路系统处实施一些延迟。存储器阵列逻辑可表示阵列逻辑电路系统下方的CMOS。存储库组逻辑可生成第一存储器操作和对应于第一操作与第二操作之间的时序的较长延迟。所述第一操作可表示访问操作、预充电操作等。所述存储器阵列逻辑可关于所述第一操作被发信号通知，且可生成与所述第一操作的一或多个子操作相关联的一或多个较小延迟。除其它实例之外，所述较小延迟可以是可调的，其可支持存储器器件或控制器以基于不同过程、不同存储器单元特性或不同温度以不同时序实施操作或子操作。

交叉引用

本专利申请要求于2020年1月8日提交的卡曼(CARMAN)的标题为“TIMING CHAINSFOR ACCESSING MEMORY CELLS”(用于访问存储器单元的时序链)的美国专利申请第16/737,139号的优先权，所述申请已转让给其受让人，并在此通过引用将其全部内容并入本申请。

技术领域

技术领域涉及用于访问存储器单元的时序链。

背景技术

以下大体上涉及一或多个存储器系统，且更具体地，涉及用于访问存储器单元的时序链。

存储器器件广泛用于在例如计算机、无线通信器件、照相机、数字显示器等各种电子器件中存储信息。通过将存储器器件内的存储器单元编程到各种状态来存储信息。例如，可将二进制存储器单元编程到通常由逻辑1或逻辑0表示的两种支持状态中的一种。在一些实例中，单个存储器单元可支持两种以上状态，其中任一状态可被存储。为了访问所存储的信息，组件可读取或读出存储器器件中的至少一个存储的状态。为了存储信息，组件可在存储器器件中写入或编程状态。

存在各种类型的存储器器件和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化合物存储器技术等。存储器单元可以是易失性或非易失性的。非易失性存储器例如FeRAM，即使在没有外部电源的情况下也可在延长的时间段内维持其存储的逻辑状态。易失性存储器器件例如DRAM，在与外部电源断开时可能失去其存储状态。

发明内容

描述了一种方法。所述方法可包含：使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的一或多个存储库执行的操作之间的第一延迟；基于实施第一延迟来发起使用存储库组中的一或多个存储库执行的操作的第一子操作；基于发起第一子操作，使用与存储库组中的存储库相关联的逻辑来实施操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间；以及基于发起操作的第一子操作来执行操作。

描述了一种装置。所述装置可包含：存储库组逻辑，所述存储库组逻辑可操作以控制存储库组中的多个存储库的一或多个操作，且可操作以实施使用存储库组中的多个存储库执行的操作之间的第一延迟；包含存储器单元阵列的存储库组中的存储库；以及逻辑，所述逻辑与存储库组中的存储库相关联且可操作以实施使用存储库组中的存储库执行的操作的子操作之间的第二延迟。

描述了另一种装置。所述装置可包含：包含多个存储库的存储库组；可操作以控制多个存储库的一或多个操作的存储库组逻辑；与存储库组中的存储库相关联的逻辑；以及与存储库组耦合的控制器。在一些实例中，控制器与存储库组逻辑耦合，且逻辑可操作以致使所述装置：使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的多个存储库执行的一或多个操作之间的第一延迟；基于实施第一延迟来发起使用多个存储库执行的操作的第一子操作；基于发起第一子操作，使用逻辑来实施在操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间；以及基于发起操作的第一子操作来执行操作。

附图说明