[发明专利]维持稳定计时的装置和方法

说明书

在意外时钟停止之前和之后，各种实施例的装置和方法利用电路组件的独特布置向存储器模块提供稳定而连续的时钟，这些电路组件包括时钟检测器电路、时钟平滑电路以及一个或多个PLL。在检测到已停止的主机时钟时，第一PLL从板载晶体振荡器无缝切换到备用参考时钟。时钟平滑电路允许第一PLL保持稳定的相位和频率，而不引起比锁定的PLL的自然抖动更大的短时脉冲波干扰或周期偏移；一个或多个可选的下游PLL可以驱动附加的时钟域。

背景技术

几种类型的固态、高密度、非易失性存储器(NVM)在商业计算机系统中提供持久存储。此类技术包括傲腾^TM(Optane^TM)DC永久存储器、自旋转移矩-磁性随机存取存储器(STT-MRAM)、电阻式RAM(ReRAM)、NAND、导电桥接RAM(CBRAM)或相变存储器(PCM)。这些存储器可以在存储器模块上实现，其中存储器控制器经由一个或多个诸如PCIe(快速外围组件互连)或DDR(双倍数据速率接口)的高速接口将非易失性存储器链接到处理器(例如，中央处理单元(CPU))。这些存储器依靠稳定时钟进行读写目的。时钟的突然或意外停止或消失可能破坏或停止正在进行的写入操作。

附图说明

将根据下面给出的详细描述以及本公开的各种实施例的附图更全面地理解本公开的实施例，然而，不应视为将本公开限制为特定实施例，而只是出于说明和理解的目的。

图1图示了根据本公开的一些实施例的具有维持稳定计时的装置的存储器模块的高级架构。

图2图示了根据本公开的一些实施例的具有维持稳定计时的装置的存储器模块的计时架构。

图3图示了根据一些实施例的时钟检测器电路的装置和相关联的时序图。

图4图示了根据一些实施例的耦接到时钟平滑电路以调整上方脉冲和下方脉冲的锁相回路(PLL)。

图5图示了根据一些实施例的用于时钟平滑的装置和相关联的时序图。

图6图示了示出根据一些实施例的PLL与时钟平滑电路的时钟交换性能的曲线图。

图7图示了根据本公开的一些实施例的具有维持稳定计时的装置的智能设备或计算机系统或SoC(片上系统)。

具体实施方式

对于存储器接口上的计时和同步，存储器模块依赖于来自主机处理器(例如，CPU)的直接时钟或来自主机处理器的参考时钟信号，所述参考时钟信号用于存储器模块中的板载时钟再生。主机或模块电源故障、模块脱位、热跳闸或其他故障都可能导致主机时钟意外和突然丢失，存储器模块将其视为“意外时钟停止”。

在意外时钟停止时会出现一个问题，此时主机处理器(或简称为主机)和存储器模块可能对事务的状态具有完全不同的看法。主机认为在意外时钟停止之前存储器模块接收到的所有写入均被安全地存储在其永久存储器中。然而，存储器模块在接收到数据后，要使用数百或数千个时钟周期来完成写入到介质(例如，永久存储器)的复杂任务。另外，由于失电可能会导致意外时钟停止，因此期望存储器模块在保持电容器能够安全地维持模块的电源水平的有限时间窗口内完成这些写入。在主机事务完成之后但在存储器模块完成写入所有数据之前出现时钟停止时，会发现数据完整性和安全性的许多问题，包括电路不稳定、数据丢失、非法寄存器访问、FIFO(先进先出)下溢和固件状态损坏。如果模块在意外时钟停止事件之后维持连续而稳定的时钟，则可以避免这些问题。

要解决这个问题，在意外时钟停止之后，可启动复位序列，包括将锁相回路(PLL)锁定或重新锁定到诸如模块上晶体振荡器之类的备用参考时钟源。然后，在将PLL锁定到稳定状态之后，PLL的输出驱动时钟分配网络。