[发明专利]维持稳定计时的装置和方法

权利要求书

1.一种装置，包括：

第一电路，用于选择第一时钟或第二时钟中的一者；

锁相回路(PLL)，用于接收所述第一电路的输出作为所述PLL的参考时钟；以及

第二电路，耦接到所述PLL，其中所述第二电路用于检测是否存在所述第一时钟，并向所述第一电路提供选择信号以：

在存在所述第一时钟的情况下，选择所述第一时钟作为所述第一电路的输出；以及

在不存在所述第一时钟的情况下，选择所述第二时钟作为所述第一电路的输出。

2.根据权利要求1所述的装置，包括第三电路，所述第三电路用于在所述第一电路选择所述第二时钟时，调节来自所述PLL的相位检测器的上方脉冲和下方脉冲。

3.根据权利要求1所述的装置，包括第四电路，所述第四电路用于对第三时钟进行分频以生成所述第一时钟。

4.根据权利要求3所述的装置，其中所述第三时钟由主机处理器生成。

5.根据权利要求1所述的装置，其中所述第二时钟由晶体振荡器生成，其中所述第一时钟的频率与所述第二时钟的频率大体相同。

6.根据权利要求1所述的装置，其中所述第一电路包括多路复用器。

7.根据权利要求1所述的装置，其中所述第二电路包括：

第一触发器，具有接收所述第一时钟的时钟输入以及经由反相器耦接到所述输入的输出；

第二触发器，具有接收所述PLL的输出的时钟输入、耦接到所述第一触发器的输出的输入、以及输出；

第三触发器，具有接收所述PLL的输出的时钟输入、耦接到所述第二触发器的输出的输入、以及输出；以及

组合逻辑，用于接收所述第二触发器的输出和所述第三触发器的输出，其中所述组合逻辑的输出提供所述选择信号。

8.根据权利要求2所述的装置，其中所述第三电路包括：

第一可编程延迟线，用于接收所述上方脉冲；

第一反相器，耦接到所述第一可编程延迟线的输出；

第一组合逻辑，用于接收所述上方脉冲和所述第一反相器的输出，其中所述第一组合逻辑的输出提供经调整的上方脉冲；

第二可编程延迟线，用于接收所述下方脉冲；

第二反相器，耦接到所述第一可编程延迟线的输出；以及

第二组合逻辑，用于接收所述下方脉冲和所述第二反相器的输出，其中所述第二组合逻辑的输出提供经调整的下方脉冲。

9.根据权利要求1至8中任一项所述的装置，包括时钟分配网络，所述时钟分配网络耦接到所述PLL的输出。

10.根据权利要求9所述的装置，其中，所述参考时钟为第一参考时钟，其中所述PLL为第一PLL，其中所述装置包括：

分频器，用于对所述第一PLL的输出进行分频并生成第二参考时钟；以及

第二PLL，用于接收所述第二参考时钟。

11.根据权利要求10所述的装置，其中所述时钟分配网络为第一时钟分配网络，其中所述装置包括耦接到所述第二PLL的输出的第二时钟分配网络，并且其中所述第二时钟分配网络的输出由存储器接收。

12.根据权利要求10所述的装置，其中，所述第一PLL和所述第二PLL为模拟PLL或数字PLL中的一者。

13.一种装置，包括：

锁相回路(PLL)，用于接收参考时钟并生成输出时钟，所述输出时钟被直接或间接用于向存储器写入数据；以及

电路，用于检测有效的第一时钟并在所述第一时钟无效时使多路复用器提供第二时钟作为所述参考时钟。