[发明专利]用于3D相变存储单元以改善编程并增大阵列尺寸的新替换位线和字线方案

说明书

公开了具有新的替换位线和字线方案的三维存储器架构。在2堆叠层阵列中，顶部字线(WL)用低电阻率铜以自对准方案形成，而底部位线(BL)用铜镶嵌工艺形成。相对于使用钨WL和BL而言，由于铜的较低电阻率，跨阵列的电压减小至约1/4。在4堆叠层阵列中，中间WL和顶部BL都用低电阻率的铜以自对准方案形成，而底部BL用铜镶嵌工艺形成。WL和BL形成为自对准的替换金属互连。由于能够使用较薄的钨层或完全消除钨，单元堆叠层高度和深宽比被有效减小。子阵列或瓦片尺寸相应增大，以提高阵列效率。

技术领域

本公开总体上涉及三维电子存储器，并且更具体地，涉及减小字线和位线中的电压降，并且增大子阵列或瓦片尺寸以改善阵列效率。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。

相变存储器(PCM)是一种非易失性固态存储器技术，该技术利用相变材料(例如硫属化物化合物，例如GST(锗-锑-碲))在具有不同电阻的状态之间的可逆的、热辅助的切换。基本储存单元(“单元”)可以被编程为展现出不同电阻特性的许多不同状态或级。可编程单元状态可以用于表示不同的数据值，从而允许储存信息。

通过热自加热对PCM单元进行编程或擦除，以引发用以表示1和0的非晶态或结晶态。编程电流与PCM单元的尺寸和横截面积成正比。在单级PCM器件中，每个单元可以设置为两种状态之一，即“置位”状态和“复位”状态，从而允许每个单元储存一个位。在对应于相变材料的完全非晶态的复位状态下，单元的电阻非常高。通过加热到高于其结晶点的温度并且然后冷却，可以将相变材料转变为低电阻的完全结晶态。该低电阻状态提供了单元的置位状态。如果然后将单元加热到高于相变材料的熔点的高温，则该材料会在快速冷却时恢复为完全非晶的复位状态。

另外，大的编程电流要求也导致大的编程电压要求。通过经由与每个单元相关联的一对电极向相变材料施加适当的电压来实现PCM单元中的数据的读取和写入。在写入操作中，所得的编程信号导致将相变材料焦耳加热至适当的温度，从而在冷却时引发所需的单元状态。使用单元电阻作为单元状态的度量来执行PCM单元的读取。施加的读取电压使电流流过单元。

该电流取决于单元的电阻。因此，单元电流的测量提供了已编程的单元状态的指示。足够低的读取电压用于该电阻度量，以确保施加读取电压不会干扰已编程的单元状态。然后可以通过将电阻度量与预定义的参考水平进行比较来执行单元状态检测。编程电流(I)通常约为50-200μA。如果单元中的字线(WL)和位线(BL)遇到大的电阻，则电压降可能很大。

在商用3D相变存储器中，位线和字线由具有相对高电阻率的钨(W)形成。存储器芯片由许多小存储阵列(瓦片)组成，并且在编程操作期间有字线和位线的大电压降的风险。由于字线和位线电阻引起的电压降将导致存储单元沿字线和位线经历不同的编程电流，这可能导致过度编程或编程不足。另外，由于电子在表面和晶界处的散射，钨的电阻率随着临界尺寸或CD的减小而迅速增加。

因此，在本领域中需要一种存储单元堆叠层，其将使字线和位线的电阻及其对编程操作的影响最小化，以改善编程窗口并增大瓦片尺寸。

发明内容

包括以下发明内容以便提供对本公开的方面和特征的基本理解。该发明内容不是广泛的概述，并且因此，其并非旨在特别地标识关键或重要的要素或描绘本公开的范围。其唯一目的是以总结的格式提出概念。

在一个方面中，提出了一种用于3D相变存储器的位线和字线的新的替换，其与使用钨的当前技术水平的3D相变存储单元结构的当前状态相比，允许减小的编程电流和减小的电阻率。在当前的新单元结构中，每个堆叠层由垂直字线和位线组成。存储单元堆叠层自对准到字线和位线。取决于实施方式，字线和位线由自对准的替换金属形成。进一步取决于实施方式，替换金属包括铜。