[发明专利]三维存储器件和用于形成其的方法

说明书

公开了3D存储器件和用于形成其的方法的实施例。在一个示例中，3D存储器件包括：衬底；在衬底上的外围电路；包括在外围电路之上的交错的导电层和电介质层的存储器叠层；在存储器叠层之上的第一半导体层；在第一半导体层之上并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构穿过存储器叠层和第一半导体层垂直地延伸；以及穿过存储器叠层、第一半导体层和第二半导体层垂直地延伸的绝缘结构。

相关申请的交叉引用

本申请要求享受于2020年4月14日提交的标题为“THREE-DIMENSIONAL MEMORYDEVICE WITH BACKSIDE SOURCE CONTACT”的国际申请PCT/CN2020/084600号、于2020年4月14日提交的标题为“METHOD FOR FORMING THREE-DIMENSIONAL MEMORY DEVICE WITHBACKSIDE SOURCE CONTACT”的国际申请PCT/CN2020/084603号、于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR FORMING THE SAME”的国际申请PCT/CN2020/087295号和于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORYDEVICE AND METHOD FOR FORMING THE SAME”的国际申请PCT/CN2020/087296号的优先权的利益，所有这些申请通过引用的方式被全部并入本文中。

背景技术

本公开内容的实施方式涉及三维(3D)存储器件及其制造方法。

通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。因此，平面存储器单元的存储密度接近上限。

3D存储器架构可解决在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。

发明内容

在本文公开了3D存储器件和用于形成其的方法的实施例。

在一个示例中，3D存储器件包括：衬底；在衬底上的外围电路；包括在外围电路之上的交错的导电层和电介质层的存储器叠层；在存储器叠层之上的第一半导体层；在第一半导体层之上并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构穿过存储器叠层和第一半导体层垂直地延伸；以及穿过存储器叠层、第一半导体层和第二半导体层垂直地延伸的绝缘结构。

在另一示例中，3D存储器件包括第一半导体结构、第二半导体结构和在第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：存储器叠层，其包括交错的导电层和电介质层；掺杂半导体层；多个沟道结构，每个沟道结构穿过存储器叠层垂直地延伸到掺杂半导体层内并电气地连接到外围电路；以及绝缘结构，其穿过存储器叠层和掺杂半导体层垂直地延伸并横向延伸以将多个沟道结构分成多个块。

在又一示例中，公开了用于形成3D存储器件的方法。在衬底的第一侧上的掺杂区域中形成沟槽。随后形成在掺杂区域之上和沟槽中的牺牲层以及在牺牲层上的电介质叠层。形成穿过电介质叠层和牺牲层垂直地延伸到掺杂区域内的沟道结构。形成穿过电介质叠层垂直地延伸以连接到沟槽的开口。穿过开口用在掺杂区域和电介质叠层之间的掺杂半导体层代替牺牲层。绝缘结构在开口和沟槽中形成。从与衬底的第一侧相对的第二侧将衬底减薄，直到到达绝缘结构的端部以暴露掺杂区域为止。

在又一示例中，公开了用于形成3D存储器件的方法。在第一衬底上形成外围电路。形成沟道结构和绝缘结构，每个沟道结构和绝缘结构穿过存储器叠层和掺杂半导体层垂直地延伸到在第二衬底的第一侧上的掺杂区域内。第一衬底和第二衬底以面对面方式键合，使得存储器叠层在外围电路之上。从与第二衬底的第一侧相对的第二侧将第二衬底减薄，直到到达绝缘结构的端部以暴露第二衬底的掺杂区域为止。

附图说明