[发明专利]用于形成三维存储器件的方法

说明书

公开了3D存储器件以及用于形成其的方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。顺次形成处于衬底上的牺牲层、处于牺牲层上的N型掺杂半导体层、以及处于N型掺杂半导体层上的电介质堆叠体。形成垂直地贯穿电介质堆叠体和N型掺杂半导体层延伸的沟道结构。利用存储堆叠体替代电介质堆叠体，使得沟道结构垂直地贯穿存储堆叠体和N型掺杂半导体层延伸。去除衬底和牺牲层，以露出沟道结构的端部。利用半导体插塞替代沟道结构的与N型掺杂半导体层邻接的部分。

技术领域

本公开内容的实施例涉及三维(3D)存储器件及其制作方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得有挑战性以及成本高昂。因此，平面存储单元的存储密度接近上限。

3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。

发明内容

本文公开了3D存储器件以及用于形成其的方法的实施例。

在一个示例中，公开了一种用于形成3D存储器件的方法。顺次形成处于衬底上的牺牲层、处于牺牲层上的N型掺杂半导体层、以及处于N型掺杂半导体层上的电介质堆叠体。形成垂直地贯穿电介质堆叠体和N型掺杂半导体层延伸的沟道结构。利用存储堆叠体替代电介质堆叠体，使得沟道结构垂直地贯穿存储堆叠体和N型掺杂半导体层延伸。去除衬底和牺牲层，以露出沟道结构的端部。利用半导体插塞替代沟道结构的与N型掺杂半导体层邻接的部分。

在另一示例中，公开了一种用于形成3D存储器件的方法。利用N型掺杂剂对绝缘体上硅(SOI)晶圆的器件层进行掺杂，该SOI晶圆包括操纵层、掩埋氧化物层和该器件层。在SOI晶圆的掺杂器件层上形成电介质堆叠体。形成垂直地贯穿电介质堆叠体和掺杂器件层延伸的沟道结构。利用存储堆叠体替代电介质堆叠体，使得沟道结构垂直地贯穿存储堆叠体和N掺杂器件层延伸。去除SOI晶圆的操纵层和掩埋氧化物层，以露出沟道结构的端部。利用半导体插塞替代所述沟道结构的与所述掺杂器件层邻接的部分。

在又一示例中，公开了一种用于形成3D存储器件的方法。在第一衬底上形成外围电路。在第二衬底上方形成垂直地贯穿存储堆叠体和N型掺杂半导体层延伸的沟道结构。使第一衬底和第二衬底按照面对面方式键合，使得存储堆叠体处于外围电路上方。去除第二衬底，以露出沟道结构的上端。利用半导体插塞替代沟道结构的与N型掺杂半导体层邻接的部分。

附图说明

被并入本文以及形成说明书的一部分的附图示出了本公开内容的实施例，以及与说明书一起进一步用以解释本公开内容的原理，以及使本领域的技术人员能够做出和使用本公开内容。

图1根据本公开内容的一些实施例示出了示例性3D存储器件的截面的侧视图。

图2根据本公开内容的一些实施例示出了另一示例性3D存储器件的截面的侧视图。

图3A-3N根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的制作工艺。

图4A-4O根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的制作工艺。

图5A根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的方法的流程图。

图5B根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的另一方法的流程图。

图6A根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的方法的流程图。

图6B根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的另一方法的流程图。

将参考附图描述本公开内容的实施例。