[实用新型]一种同步可逆加减计数器

说明书

本实用新型提供一种同步可逆加减计数器，包括：非门、异或门和D触发器，IN为输入信号、Reset为复位信号、clk为时钟脉冲、Qn为第n个D触发器的Q端输出，IN输入信号，经过异或门和非门，从D触发器DFF0的D端输入、并从D触发器DFF0的Q端输出，该信号即为Q0,然后经过异或门和非门，从D触发器DFF1的D端输入、并从D触发器DFF1的Q端输出，该信号即为Q1，依此类推，从D触发器DFFn的Q端输出信号Qn。

技术领域

本实用新型涉及集成电路领域，更具体地，涉及一种同步可逆加减计数器。

背景技术

在数字系统中使用的最多的时序电路要算是计数器了。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的触发器构成。

由于计数器采用二进制代码，所以它的加计数与减计数之间有一个关系：加计数的非序列刚好为减计数序列，如图1所示，三位二进制计数序列。如图2所示为常用的3位二进制同步可逆加减计数器电路，经推导可得其n位二进制同步可逆加减计数器的电路如图3所示，IN＝1执行加功能，IN＝0时执行减功能，常用的设计同步可逆计数器结构随着计数位数的增加，与门的输入端会变得越来越多相应的电路也会变的越来越复杂。

因此，本实用新型提出一种电路简单的同步可逆加减计数器。

实用新型内容

本实用新型的目的在于，减少现有技术同步可逆加减计数器的电路复杂度，提供一种电路简单的同步可逆加减计数器。

随着电路的发展，集成的单个异或、同或门已经在速度、成本、功耗上与单个与门、或门、非门差不多，使用异或门来设计电路可以大大简化电路的复杂度，因此本实用新型提出运用异或门来设计同步可逆加减计数器的电路。本申请人在此基础上完成本实用新型。

一种同步可逆加减计数器，包括：非门、异或门和D触发器，IN为输入信号、Reset为复位信号、clk为时钟脉冲、Qn为第n个D触发器的Q端输出，IN输入信号，经过异或门和非门，从D触发器DFF0的D端输入、并从D触发器DFF0的Q端输出，该信号即为Q0；然后Q0经过异或门和非门，从D触发器DFF1的D端输入、并从D触发器DFF1的Q端输出，该信号即为Q1，依此类推，从D触发器DFFn的Q端输出信号Qn。

进一步的，当IN信号为0的时候，同步可逆计数器执行减计数，当IN信号为1的时候，同步可逆计数器执行加计数。

进一步的，Reset为复位信号，在同步可逆计数器工作之前会进行上电复位。

进一步的，DFF0～DFFn为n个D触发器用来存储计数器中n位二进制数。

进一步的，同或门可用异或门与非门组合来实现。

进一步的，本实用新型的3位同步可逆加减计数器电路，如图4所示，n位同步可逆加减计数器电路，如图4所示，IN信号为1，执行加法功能，其逻辑表达式为M1：

IN信号为0时，执行减法功能，其逻辑表达式为M2：

其中，Qn为第n个D触发器的Q端输出，Q'_n为第n个D触发器Q端下一个时钟的输出。

由图3和图5对比可看出，本实用新型的同步可逆加减计数器电路比现有技术电路简单，减少了现有技术同步可逆加减计数器的电路复杂度。

附图说明

图1为三位二进制技术序列。