[实用新型]一种同步可逆加减计数器

权利要求书

1.一种同步可逆加减计数器，其特征在于，包括：非门、异或门和D触发器，IN为输入信号、Reset为复位信号、clk为时钟脉冲、Qn为第n个D触发器的Q端输出；IN输入信号，经过异或门和非门，从D触发器DFF0的D端输入、并从D触发器DFF0的Q端输出，该信号即为Q0,然后Q0经过异或门和非门，从D触发器DFF1的D端输入、并从D触发器DFF1的Q端输出，该信号即为Q1，依此类推，从D触发器DFFn的Q端输出信号Qn。

2.如权利要求1所述的同步可逆加减计数器，其特征在于，IN信号为0，同步可逆计数器执行减计数，IN信号为1，同步可逆计数器执行加计数。

3.如权利要求1所述的同步可逆加减计数器，其特征在于，Reset为复位信号，在同步可逆计数器工作之前会进行上电复位。

4.如权利要求1所述的同步可逆加减计数器，其特征在于，DFF0～DFFn为n个D触发器用来存储计数器中n位二进制数。

5.如权利要求1所述的同步可逆加减计数器，其特征在于，同或门可用异或门与非门组合来实现。

6.如权利要求1所述的同步可逆加减计数器，其特征在于，IN信号为1，执行加法功能，其逻辑表达式为公式M1：

其中，Qn为第n个D触发器的Q端输出，Q'_n为第n个D触发器Q端下一个时钟的输出。

7.如权利要求1所述的同步可逆加减计数器，其特征在于，IN信号为0时，执行减法功能，其逻辑表达式为公式M2：

其中，Qn为第n个D触发器的Q端输出，Q'_n为第n个D触发器Q端下一个时钟的输出。