[实用新型]一种具有双数据通道的EtherCAT主站系统

说明书

本申请公开了一种具有双数据通道的EtherCAT主站系统，包括微处理器、随机存取单元、FPGA模块和以太网物理层模块，并通过以太网物理层模块连接一组伺服从站；通过随机存取单元配合微处理器对EtherCAT主站协议栈进行运行和维护；过程数据驱动模块以驻留在FPGA存储模块中的过程数据镜像为数据源，使用实时数据通道实现主站的周期性通信；微处理器无需取走过程数据镜像，而是通过地址映射通信总线进行字节访问。本申请利用硬件优化了数据传输路径，降低了周期性通信的延迟和抖动，可实现较短的主站周期，适用于数控机床高速插补运动控制。

技术领域

本申请涉及工业以太网现场通信领域，具体涉及一种适用于工业自动化高速通信的EtherCAT主站系统。

背景技术

倍福公司起初推广EtherCAT协议，其主要优势之一是可以采用处理器加外扩网卡的通用体系架构来实现主站功能，EtherCAT协议的数据链路层和应用层均由软件实现。针对通用网卡单缓存的操作效率不高、系统软中断实时性不强等问题，EtherCAT协议使用从站分布时钟机制来弥补主站实时性上的的不足，可以达到纳秒级的多轴同步精度。该方案实施简便、成本低廉、可移植性好，能满足大部分应用场景(通信周期为500μs以上)的性能要求。

由于上述方案并不能满足一些对主站实时性要求高的应用场合，有不少专利针对EtherCAT主站的实时性提出多种改进方案。

专利文献CN201510107162.X公开了一种基于FPGA的EtherCAT主站装置，其主站采用FPGA来实现EtherCAT协议数据链路层功能。该主站的应用层程序和EtherCAT协议驱动模块均同步于FPGA产生的等时中断。该方案利用FPGA协议驱动模块来分担处理器的EtherCAT报文处理任务，提高了EtherCAT数据链路层的效率。在报文的调度策略上，在每一个中断周期，周期性报文和非周期性报文各发送一帧，周期性报文优先发送。

专利文献CN201510870564.5公开了一种基于ARM的嵌入式EtherCAT主站构建方法，该方案使用ARM来分担数控系统CPU在EtherCAT主站上的分布时钟、状态机以及帧运算等程序任务，CPU与ARM通过FPGA内存来实现指令与数据的交互，从而达到减轻主机运算任务、提升运行速度的目的。

专利文献CN201511031363.2公开了一种EtherCAT通信系统主站及通信方法，该方案使用FPGA来实现EtherCAT协议数据链路层功能。CPU应用程序向FPGA收发单元发送指令和数据，FPGA收发单元实现报文的处理；周期性报文的发起时刻由FPGA分布时钟单元控制，克服了软中断带来的不稳定性。

现有的解决方案主要集中在利用额外的协处理单元来替代主机处理器去完成EtherCAT协议数据链路层的工作，从而提高报文的处理效率。利用FPGA的并行处理和硬件实现特性来实现EtherCAT报文的组装和解析，可以在一定程度上起到加速的作用，而数据流的路径规划同样是影响主站实时性的主要因素之一，在现有方案中依然存在数据反复迁移的现象。再者，EtherCAT主站的实时性主要由周期性过程数据通信决定，通信协议无差别地使用硬件实现，不仅造成资源浪费，而且会丧失灵活性。

发明内容

本申请的目的是提供一种具有双数据通道的EtherCAT主站系统，在保留传统EtherCAT主站原有的标准数据通道的情况下，开辟旁路实时数据通道并用于周期性过程数据通信，进一步缩短通信栈软件的处理时间，实现高频率、低抖动的过程数据等时同步传输、以及快速的时钟同步运动控制。

为了实现上述任务，本申请采用以下技术方案：

一种具有双数据通道的EtherCAT主站系统，包括微处理器、随机存取单元、FPGA模块和以太网物理层模块，并通过以太网物理层模块连接一组伺服从站；通过随机存取单元配合微处理器对EtherCAT主站协议栈进行运行和维护；