[发明专利]一种抗辐照锁存器单元电路

说明书

本发明公开了一种抗辐照锁存器单元电路，包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器。PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉；四个锁存器节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。上述电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种抗辐照锁存器单元电路。

背景技术

空间辐照环境中对半导体集成电路的主要影响分为由长期辐照累积引起的总剂量效应(Total Ionizing Dose effects，缩写为TID)和单个高能粒子电离辐照引起的单粒子效应(Single Event Effect，缩写为SEE)。随着集成电路技术不断演进以及工艺的发展，总剂量效应的影响越来越小，半导体失效的主要原因是单粒子效应中的软错误，这使得集成电路抗辐照加固技术的发展需求越来越迫切。其中单粒子翻转(Single Event Upset,缩写为SEU)是SEE的一种形式，它属于软错误，非破坏性的，它一般出现在单个粒子的辐照事件中，单个高能粒子在数字集成电路器件中产生的一束电子-空穴对，这些电子-空穴对将被器件的电极收集，当电子空穴对足够多时，就会导致锁存器单元的数据发生错误进而使得电路节点的逻辑状态发生异常改变，最终导致集成电路系统中发生软错误。

对于基本锁存器单元的抗辐照电路，现有技术主要研究的是SRAM锁存器单元、触发器以及锁存器，在深亚微米集成电路中，受电荷共享效应的影响，单粒子轰击可以同时影响多个敏感节点，导致单个锁存器结构中多个节点同时收集电荷并发生翻转，从而促使了锁存器数据的翻转，因而锁存器受电荷共享效应的影响越来越严重，对锁存器进行加固也是提高锁存器单元抗SEU能力的一种重要方案。

发明内容

本发明的目的是提供一种抗辐照锁存器单元电路，该电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。

本发明的目的是通过以下技术方案实现的：

一种抗辐照锁存器单元电路，所述电路包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器，十九个NMOS晶体管依次记为N1～N19，十三个PMOS晶体管依次记为P1～P13，三个反相器依次记为I1～I3，一个钟控反相器记为CI，其中：

PMOS晶体管P1的漏极与PMOS晶体管P7的源极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P8的源极电连接；

PMOS晶体管P2的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P3的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P3的栅极与PMOS晶体管P8的源极电连接；

PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P5的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P8的源极电连接；

PMOS晶体管P6的漏极与PMOS晶体管P8的源极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P7的源极与PMOS晶体管P1的漏极电连接，PMOS晶体管P7的漏极与NMOS晶体管N5的漏极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N7的漏极电连接；