[发明专利]一种抗辐照锁存器单元电路

权利要求书

1.一种抗辐照锁存器单元电路，其特征在于，所述电路包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器，十九个NMOS晶体管依次记为N1～N19，十三个PMOS晶体管依次记为P1～P13，三个反相器依次记为I1～I3，一个钟控反相器记为CI，其中：

PMOS晶体管P1的漏极与PMOS晶体管P7的源极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P8的源极电连接；

PMOS晶体管P2的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P3的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P3的栅极与PMOS晶体管P8的源极电连接；

PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P5的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P8的源极电连接；

PMOS晶体管P6的漏极与PMOS晶体管P8的源极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P7的源极与PMOS晶体管P1的漏极电连接，PMOS晶体管P7的漏极与NMOS晶体管N5的漏极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N7的漏极电连接；

PMOS晶体管P8的源极与PMOS晶体管P6的漏极电连接，PMOS晶体管P8的漏极与NMOS晶体管N10的漏极电连接，并且PMOS晶体管P8的栅极与NMOS晶体管N6的漏极电连接；

PMOS晶体管P9的漏极与PMOS晶体管P10的源极电连接，并且PMOS晶体管P9的栅极与NMOS晶体管N7的漏极电连接；

PMOS晶体管P10的漏极与PMOS晶体管P11的源极电连接，并且PMOS晶体管P10的栅极与NMOS晶体管N9的漏极电连接；

PMOS晶体管P11的漏极与PMOS晶体管N11的漏极电连接，并且PMOS晶体管P11的栅极与PMOS晶体管P7的源极电连接；

PMOS晶体管P12的漏极与锁存器的输出端Q电连接，PMOS晶体管P12的源极与PMOS晶体管P11的漏极电连接，并且PMOS晶体管P12的栅极与时钟信号CLK电连接；

PMOS晶体管P13的源极与输入D电连接，PMOS晶体管P13的漏极与锁存器的输出端Q电连接，并且PMOS晶体管P13的栅极与时钟信号CLKB电连接；

NMOS晶体管N1的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N8的漏极电连接；

NMOS晶体管N2的漏极与PMOS晶体管P3的漏极电连接，NMOS晶体管N2的源极与NMOS晶体管N7的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N9的漏极电连接；

NMOS晶体管N3的漏极与PMOS晶体管P4的漏极电连接，NMOS晶体管N3的源极与NMOS晶体管N8的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N6的漏极电连接；

NMOS晶体管N4的漏极与PMOS晶体管P5的漏极电连接，NMOS晶体管N4的源极与NMOS晶体管N9的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N7的漏极电连接；

NMOS晶体管N5的漏极与PMOS晶体管P7的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N8的漏极电连接；

NMOS晶体管N6的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N9的漏极电连接；

NMOS晶体管N7的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N7的栅极与NMOS晶体管N6的漏极电连接；

NMOS晶体管N8的漏极与NMOS晶体管N3的源极电连接，并且NMOS晶体管N8的栅极与NMOS晶体管N7的漏极电连接；

NMOS晶体管N9的漏极与NMOS晶体管N4的源极电连接，并且NMOS晶体管N9的栅极与NMOS晶体管N8的漏极电连接；

NMOS晶体管N10的漏极与PMOS晶体管P8的漏极电连接，并且NMOS晶体管N10的栅极与NMOS晶体管N9的漏极电连接；

NMOS晶体管N11的漏极与PMOS晶体管P11的漏极电连接，NMOS晶体管N11的源极与NMOS晶体管N12的漏极电连接，并且NMOS晶体管N11的栅极与NMOS晶体管N7的漏极电连接；

NMOS晶体管N12的漏极与NMOS晶体管N11的源极电连接，NMOS晶体管N12的源极与NMOS晶体管N13的漏极电连接，并且NMOS晶体管N12的栅极与NMOS晶体管N9的漏极电连接；

NMOS晶体管N13的漏极与NMOS晶体管N12的源极电连接，并且NMOS晶体管N13的栅极与PMOS晶体管P1的漏极电连接；

NMOS晶体管N14的漏极与锁存器的输出端Q连接，NMOS晶体管N14的源极与NMOS晶体管N11的漏极电连接，并且NMOS晶体管N14的栅极与时钟信号CLKB电连接；

NMOS晶体管N15的源极与输入D电连接，NMOS晶体管N15的漏极与锁存器的输出端Q电连接，并且NMOS晶体管N15的栅极与时钟信号CLK电连接；

反相器I1的输入端与锁存器的外部输入信号D电连接，输出端与锁存器的外部输入信号D的相反信号DN电连接；

反相器I2的输入端与时钟信号CLK电连接，输出端与时钟信号CLKB电连接；

反相器I3的输入端与M端电连接，输出端与钟控反相器CI的输入端电连接；

钟控反相器CI的输出端与反相器I3的输入端电连接；

锁存器的外部输入信号D与NMOS晶体管N16和N18的源极电连接，锁存器的外部输入信号D的相反信号DN与NMOS晶体管N17和N19的源极电连接；

时钟信号CLK与NMOS晶体管N16～N19的栅极电连接，NMOS晶体管N16的漏极与NMOS晶体管N6的漏极电连接，NMOS晶体管N17的漏极与NMOS晶体管N7的漏极电连接，NMOS晶体管N18的漏极与NMOS晶体管N8的漏极电连接，NMOS晶体管N19的漏极与NMOS晶体管N9的漏极电连接；

电源VDD与PMOS晶体管P1～P6和P9的源极电连接；

NMOS晶体管N5～N10和N13的源极接地；

基于上述电路结构，PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；

PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉，PMOS晶体管P9～P11和NMOS晶体管N11～N13构成C单元；

锁存器的四个内部存储节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。