[发明专利]一种高效的FPGA集成验证方法

说明书

本发明公开了一种高效的FPGA集成验证方法，涉及FPGA技术领域，该方法在解析全配置码流得到帧头字段、配置寄存器字段以及帧尾字段后，根据目标测试用例占用的逻辑资源区域裁剪配置寄存器帧字段，再与帧头字段和帧尾字段一起生成缩减后的配置码流，由于缩减了配置码流，因此可以大大减少下载和配置码流数据的时间，因此可以有效缩短仿真时间，提高仿真效率，使得FPGA全芯片集成验证的配置时间大大缩短。

技术领域

本发明涉及FPGA技术领域，尤其是一种高效的FPGA集成验证方法。

背景技术

随着FPGA芯片集成度越来越高，功能越来越强大，FPGA芯片验证的复杂度及重要性也越来越大。在整个FPGA芯片的验证流程中，除了基本功能模块(也称为基本逻辑单元)的验证之外，整个验证流程的重点及难点都集中在验证大量基本逻辑单元之间的连接关系的正确性上，这种基本逻辑单元之间的连接关系的正确性验证，也成为FPGA芯片的集成验证。

FPGA芯片的集成验证针对的验证对象包括不同规模的全部芯片电路以及全部芯片的不同区域，针对不同的验证对象，集成验证还需创建大量的测试用例(也称test-case)来保证验证对象的功能覆盖全面。验证对象包含的逻辑资源越多，测试用例数量越庞大，所消耗的验证时间就越长，导致现有的FPGA芯片的集成验证往往较为耗时，效率较低。

发明内容

本发明人针对上述问题及技术需求，提出了一种高效的FPGA集成验证方法，本发明的技术方案如下：

一种高效的FPGA集成验证方法，该方法包括：

根据目标测试用例生成相应的全配置码流，全配置码流用于对整个FPGA芯片进行配置；

解析全配置码流得到帧头字段、配置寄存器字段以及帧尾字段，配置寄存器字段是对整个FPGA芯片所有逻辑资源进行配置的数据字段；

根据目标测试用例占用的逻辑资源区域缩减配置寄存器字段，缩减后的配置寄存器字段是对目标测试用例占用的逻辑资源区域进行配置的数据字段；

根据缩减后的配置寄存器字段修改FPGA芯片的目标测试用例占用的逻辑资源区域中的配置寄存器的配置地址位；

根据帧头字段、缩减后的配置寄存器字段以及帧尾字段生成缩减后的配置码流，利用缩减后的配置码流对FPGA芯片进行集成验证。

其进一步的技术方案为，根据缩减后的配置寄存器字段修改目标测试用例占用的逻辑资源区域中的配置寄存器的配置地址位，包括：将配置寄存器的起始地址修改为缩减后的配置寄存器字段中第一帧数据对应的地址值，将配置寄存器的结束地址修改为缩减后的配置寄存器字段中最后一帧数据对应的地址值。

其进一步的技术方案为，根据目标测试用例占用的逻辑资源区域缩减配置寄存器字段，包括：保留对目标测试用例占用的逻辑资源区域进行配置的数据字段、删除其余数据字段，将配置寄存器字段中与目标测试用例占用的逻辑资源区域对应的数据字段的起始帧作为缩减后的配置寄存器字段的第一帧，将配置寄存器字段中与目标测试用例占用的逻辑资源区域对应的数据字段的末尾帧作为缩减后的配置寄存器字段的最后一帧。

其进一步的技术方案为，利用缩减后的配置码流对FPGA芯片进行集成验证，包括：

将缩减后的配置码流通过DUT的配置数据输入接口输入到DUT中，将对应的测试激励通过DUT的通用数据输入接口输入到DUT中，DUT为待验证的全芯片电路网表，利用监测器监测DUT的输出并与期望输出进行比较得到目标测试用例对应的测试结果。

其进一步的技术方案为，该方法还包括：

确定触发参数，从参数特征库中确定与触发参数对应的测试用例作为目标测试用例，参数特征库中记载不同的触发参数与测试用例之间的对应关系，每个测试用例分别占用相应的逻辑资源区域。