[发明专利]一种高效的FPGA集成验证方法

权利要求书

1.一种高效的FPGA集成验证方法，其特征在于，所述方法包括：

根据目标测试用例生成相应的全配置码流，所述全配置码流用于对整个FPGA芯片进行配置；

解析所述全配置码流得到帧头字段、配置寄存器字段以及帧尾字段，所述配置寄存器字段是对整个FPGA芯片所有逻辑资源进行配置的数据字段；

根据所述目标测试用例占用的逻辑资源区域缩减所述配置寄存器字段，包括：保留对所述目标测试用例占用的逻辑资源区域进行配置的数据字段、删除其余数据字段，将所述配置寄存器字段中与所述目标测试用例占用的逻辑资源区域对应的数据字段的起始帧作为所述缩减后的配置寄存器字段的第一帧，将所述配置寄存器字段中与所述目标测试用例占用的逻辑资源区域对应的数据字段的末尾帧作为所述缩减后的配置寄存器字段的最后一帧；缩减后的配置寄存器字段是对所述目标测试用例占用的逻辑资源区域进行配置的数据字段；

根据缩减后的配置寄存器字段修改FPGA芯片的所述目标测试用例占用的逻辑资源区域中的配置寄存器的配置地址位，包括：将所述配置寄存器的起始地址修改为所述缩减后的配置寄存器字段中第一帧数据对应的地址值，将所述配置寄存器的结束地址修改为所述缩减后的配置寄存器字段中最后一帧数据对应的地址值；

根据所述帧头字段、所述缩减后的配置寄存器字段以及所述帧尾字段生成缩减后的配置码流，利用所述缩减后的配置码流对FPGA芯片进行集成验证。

2.根据权利要求1所述的方法，其特征在于，所述利用所述缩减后的配置码流对FPGA芯片进行集成验证，包括：

将所述缩减后的配置码流通过DUT的配置数据输入接口输入到DUT中，将对应的测试激励通过DUT的通用数据输入接口输入到DUT中，所述DUT为待验证的全芯片电路网表，利用监测器监测DUT的输出并与期望输出进行比较得到所述目标测试用例对应的测试结果。

3.根据权利要求1或2所述的方法，其特征在于，所述方法还包括：

确定触发参数，从参数特征库中确定与所述触发参数对应的测试用例作为所述目标测试用例，所述参数特征库中记载不同的触发参数与测试用例之间的对应关系，每个测试用例分别占用相应的逻辑资源区域。

4.根据权利要求3所述的方法，其特征在于，所述参数特征库中包含多个占用相应的逻辑资源区域的测试用例，占用相应的逻辑资源区域的多个测试用例分别具有不同的测试用例标识，则所述触发参数包括逻辑资源区域标识以及测试用例标识。