[发明专利]可编程集成电路底层

说明书

提供了一种用于实现可编程器件的方法。该方法可以包括从可编程器件上的现有路由网络提取底层，然后将用户设计映射到所提取的底层。底层可以表示满足预定约束的快速路由布线的子集。底层可以由多个重复的相邻逻辑块组成，每个逻辑块实现某个数据路径缩减操作。以这种方式实现电路设计可以显著地改善电路性能，同时将编译时间缩减一半以上。

背景技术

这一般涉及集成电路，并且尤其涉及用于改进可编程集成电路的设计和速度的方式。

诸如可编程逻辑器件(PLD)的可编程集成电路包括可配置逻辑电路，该可配置逻辑电路具有查找表(LUT)和基于加法器的逻辑，该基于加法器的逻辑被设计成允许用户根据用户的特定需要定制电路。PLD还包括算术逻辑，诸如加法器、乘法器和点积电路。

可编程集成电路通常具有最大速度能力。例如，可编程逻辑器件提供有大量的流水线资源，其允许该器件具有1 GHz的最大操作速度。然而，实际上，典型的用户设计仅在300-400 MHz下运行，因此从性能的观点来看，该器件基本上未被充分利用。

在此上下文中，出现了本文所述的实施例。

附图说明

图1是根据实施例的说明性可编程集成电路的图。

图2是根据实施例使用互连电路耦合在一起的可编程逻辑块的图。

图3是根据实施例的可以用于设计集成电路的说明性电路设计系统的图。

图4是根据实施例的可以在电路设计系统中使用的说明性计算机辅助设计(CAD)工具的图。

图5是根据实施例的用于设计集成电路的说明性步骤的流程图。

图6是根据实施例的用于识别底层并将电路设计映射到底层的说明性步骤的流程图。

图7是根据实施例的由2:1多路复用器组成的说明性路由底层的图。

图8是根据实施例的使用图7的底层的实际路由模式的图。

图9A-9C是根据一些实施例的由加法器组成的说明性的路线底层的图。

图10是根据实施例的由功能块组成的说明性路由底层的图。

图11A-11D是根据一些实施例的具有不同进入/外出模式的说明性2:1运算器的图。

图12是根据实施例的使用具有不同进入/外出模式的多个2:1运算器形成的说明性路由底层的图。

具体实施方式

本实施例涉及用于从可编程集成电路互连架构中提取或解析快速路由模式并将用户应用映射到所提取的快速路由模式的方法。所提取的路由模式(有时称为路由“底层”)可以根据目标逻辑利用率和速度而不同。可以跨可编程集成电路重复路由模式。

以这种方式使用底层设计定制逻辑电路可以显著地增加用户应用的速度，同时将编译时间缩减50%或更多。例如，在可编程逻辑器件具有1 GHz的最大操作速度的场景下，以这种方式设计的用户应用可以运行高达800-900 MHz，这比现有设计快两倍以上。本领域技术人员应当理解，可以在没有这些具体细节中的一些或全部的情况下实践本示例性实施例。在其它情况下，没有详细描述公知的操作，以免不必要地模糊了本发明。

考虑到前述内容，图1是可编程集成电路10的图。如图1所示，可编程逻辑器件10可以包括功能块的二维阵列，包括逻辑阵列块(LAB) 11和其它功能块，诸如随机存取存储器(RAM)块13和专用处理块，诸如部分或完全硬连线以执行一个或多个特定任务（诸如数学/算术运算）的数字信号处理(DSP)块12。