[发明专利]一种基于JTAG接口的军用FPGA通用重构电路在审
| 申请号： | 202011451796.4 | 申请日： | 2020-12-09 |
| 公开（公告）号： | CN112596743A | 公开（公告）日： | 2021-04-02 |
| 发明（设计）人： | 陈雷;孙华波;李政;李学武;张帆;李琦;李明哲 | 申请（专利权）人： | 北京时代民芯科技有限公司;北京微电子技术研究所 |
| 主分类号： | G06F8/61 | 分类号： | G06F8/61 |
| 代理公司： | 中国航天科技专利中心 11009 | 代理人： | 马全亮 |
| 地址： | 100076 北*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 jtag 接口 军用 fpga 通用 电路 | ||
1.基于JTAG接口的军用FPGA通用重构电路，其特征在于：所述重构电路(102)连接上位机(101)、CPLD(103)、PROM(104)以及FPGA(105)；
重构电路(102)接收上位机(101)发送的指令后，根据传输协议解析指令数据，指令数据包括链路识别指令、器件选择指令、器件擦除指令、器件编程指令、器件回读指令以及器件CRC校验指令；在确定指令数据后，重构电路(102)将之转化为相应的JTAG指令，对JTAG链路中的CPLD(103)、PROM(104)以及FPGA(105)按照指令进行操作，完成后，向上位机(101)发送“指令执行完成”响应，并进入接收上位机(101)指令的待机状态；
所述重构电路(102)包括8个功能管脚，其中输入管脚4个，分别为：时钟管脚CLK、复位管脚RST、通信数据输入管脚UART_IN、JTAG数据输出数据管脚TDO；输出管脚4个，分别为：JTAG时钟管脚TCK、JTAG模式选择管脚TMS、JTAG数据输入管脚TDI、通信数据输出管脚UART_OUT，其中：
重构电路(102)的通信数据输入管脚UART_IN管脚连接上位机(101)的输出管脚COM_OUT，重构电路(102)的通信数据输出管脚UART_OUT管脚连接上位机(101)的输入管脚COM_IN；
重构电路(102)的JTAG时钟管脚TCK管脚连接CPLD(103)的JTAG时钟管脚TCK_C、连接PROM(104)的JTAG时钟管脚TCK_P、连接FPGA(105)的JTAG时钟管脚TCK_F；
重构电路(102)的JTAG模式选择管脚TMS管脚连接CPLD(103)的JTAG模式选择管脚TMS_C、连接PROM(104)的JTAG模式选择管脚TMS_P、连接FPGA(105)的JTAG模式选择管脚TMS_F；
重构电路(102)的JTAG数据输入管脚TDI管脚连接CPLD(103)的JTAG数据输入选择管脚TDI_C；
CPLD(103)的JTAG数据输出管脚TDO_C连接PROM(104)的JTAG数据输入管脚TDI_P，PROM(104)的JTAG数据输出管脚TDO_P连接FPGA(105)的JTAG数据输入管脚TDI_F；
重构电路(102)的JTAG数据输出数据管脚TDO连接FPGA(103)的JTAG数据输出选择管脚TDO_F；
重构电路(102)通过CLK管脚接收外部时钟信号，通过RST管脚接收外部复位信号；
在重构电路(102)上电后的任一状态，若将复位管脚RST置为0电平，则重构电路(102)进入复位状态。
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