[发明专利]一种时序路径的老化仿真分析方法

说明书

本发明提供一种时序路径的老化仿真分析方法，包括以下步骤：1）基于时序路径搭建电路网表；2）在所述电路网表中的各个单元模块之间插入第一电阻；3）在所述电路网表中的各个单元模块的输出端插入第二电阻，并通过电容接地；4）在所述电路网表中的各个单元模块的输入端插入第三电阻，并通过电压激励源接地；5）进行应力仿真；6）将应力仿真结果代入时序仿真的网表，运行SPICE时序仿真。本发明在应力仿真与时序仿真的电路网表中添加不影响仿真精度的控制元件，并对时序路径中各单元模块独立设定信号翻转率与信号占空比，从而实现对时序路径中各单元老化条件的动态控制。

技术领域

本发明涉及EDA设计领域，特别涉及一种时序路径的老化仿真分析方法。

背景技术

随着半导体工艺尺寸的急剧缩小及芯片集成度的不断提高，电子电路在使用过程中的老化现象变得异常严重。老化效应会导致晶体管的性能下降，阈值电压升高，逻辑单元的翻转变慢，最终引起数字电路逻辑失效。老化效应与半导体的制造工艺相关，同时也受工作电压、温度、信号翻转率（Switch Activity, SA）及信号占空比（Signal Probability,SP）的影响。在老化的不同层次，数字电路会有不同的性能表现，老化是影响数字电路可靠性的主要因素之一。

导致数字电路老化有多种因素，一般为偏压温度不稳定性（Bias TemperatureInstability，BTI）、热载流子注入（Hot Carrier Injection，HCI）、经时介质击穿（TimeDependent Dielectric Breakdown，TDDB）及电迁移（Election Migration，EM）等效应，其中又以BTI和HCI为主。在对数字电路做老化仿真分析时主要有以下两种方案：

第一种方案：建立老化库（Aging Library），将老化过程中的电压、温度、信号翻转率及信号占空比作为应力（Stress）条件，应用到各单元模块，进行应力仿真；然后基于应力仿真的结果和老化的时间，调整单元模块中的晶体管的模型参数；用模型参数修正以后的晶体管特性来模拟老化以后的器件开关行为，采用类似建立标准单元时序库（Timing Library）的方式来建立老化库。得到老化库以后，可以运行静态时序分析（Static TimingAnalysis, STA），用老化库替换STA流程中的单元时序库，由此得到包含老化效应的时序分析结果。值得注意的是，在建立老化库的过程中，各个单元的应力仿真及时序仿真是相互独立的，单元之间没有信号传递。

第二种方案：抽取数字电路中多条关键路径（Critical Path），将老化过程中的电压、温度、信号翻转率及信号占空比施加到多条关键路径上，依次进行应力仿真与时序仿真，通过时序仿真的结果直接得到各条关键路径老化后的性能指标，并判断老化后是否能满足预设的设计要求。此方案的应力仿真及时序仿真中，多条关键路径保持着完整的电路拓扑结构，关键路径中的各单元之间有信号传递。

以上两种方案中，第一种方案实际上是采取了静态时序分析的方式，有速度快，覆盖率高的优点，但同时也代入了静态时序分析的缺点，比如时序库查表方式的误差、基于电路拓扑结构的物理效应无法代入等，尤其在先进工艺的低功耗设计中，时钟信号的波形在传递的过程中存在着严重的非线性，进一步增加了查表方式的误差；而第二种方案采用的是动态时序分析，直接基于电路拓扑结构用仿真电路模拟器（SPICE）进行分析，信号在各个单元间传递时保持了实际的波形，确保了仿真结果有极高的精确度。但基于时序路径的SPICE仿真存在着运行时间较长的缺点，无法对设计中的所有路径集合进行分析，因此只能选择多条关键路径，运行第二种方案中的动态时序分析。

在相关技术中，当采用第二种方案进行动态时序分析时，要求应力仿真和时序仿真保持完全相同的电路拓扑结构，以确保应力仿真时各个单元模块中的晶体管的特性参数，能一一对应地映射到时序仿真的电路结构中。由于动态分析时各单元模块的上下级之间信号是天然传递的，在应力仿真时施加在各单元模块上的信号翻转率和信号占空比是一致的。

发明内容