[发明专利]制造包括纳米片的集成电路的方法和计算系统

说明书

提供了制造包括纳米片的集成电路的方法和计算系统。所述制造集成电路的方法包括：通过对定义所述集成电路的标准单元进行布局和布线，生成所述集成电路的布图数据，所述标准单元包括纳米片；通过使用所述布图数据执行所述集成电路的时序分析，生成时序分析数据；以及通过基于所述时序分析数据和所布局的所述标准单元的所述纳米片的形状对定义所述集成电路的所述标准单元进行重新布局和重新布线，重新生成所述集成电路的布图数据。

相关申请的交叉引用

本申请要求于2019年11月29日在韩国知识产权局提交的韩国专利申请No.10-2019-0157686的权益，其公开内容通过引用整体合并于此。

技术领域

本发明构思涉及集成电路，更具体地，涉及用于制造包括纳米片的集成电路的方法和计算系统。

背景技术

可以基于标准单元来设计集成电路。具体地，可以通过根据定义集成电路的数据对标准单元进行布局并且在所布局的标准单元之间进行布线，来生成集成电路的布图(layout)。近来，随着集成电路的配置变得越来越复杂并且半导体制造工艺变得越来越小型化，在集成电路中集成了大量的半导体器件。根据半导体制造工艺的小型化，包括形成在多个层中的图案的标准单元可以包括尺寸减小的图案，并且标准单元的尺寸也可以减小。因此，包括在集成电路中的标准单元的例图(instance)可能受到其相邻结构(即，布图)的极大影响，这可以称为局部布图效应(local layout effect，LLE)或布图依赖效应(layoutdependent effect，LDE)。

发明内容

本发明构思的实施例涉及一种制造包括纳米片的集成电路的方法和计算系统，并且可以提供一种制造可以减少工艺变化的集成电路的方法和计算系统。

根据本发明构思的一些实施例，提供一种制造集成电路的方法，所述方法包括：通过对定义所述集成电路的标准单元进行布局和布线，生成所述集成电路的布图数据，所述标准单元包括纳米片；通过使用所述布图数据执行所述集成电路的时序分析，生成时序分析数据；以及通过基于所述时序分析数据和所布局的所述标准单元的所述纳米片的形状对定义所述集成电路的所述标准单元进行重新布局和重新布线，重新生成所述集成电路的布图数据。

根据本发明构思的一些实施例，提供一种制造集成电路的方法，所述方法包括：通过对定义所述集成电路的标准单元进行布局和布线，生成所述集成电路的布图数据，所述标准单元包括纳米片；基于所述布图数据，提取所述标准单元中的包括在时钟路径中的目标单元；以及通过基于所述目标单元中的所述纳米片的形状以及所述标准单元中的相邻于所述目标单元布局的相邻单元中的所述纳米片的形状，对定义所述集成电路的所述标准单元进行重新布局和重新布线，重新生成所述集成电路的布图数据。

根据本发明构思的一些实施例，提供一种用于制造集成电路的计算系统，所述计算系统包括：处理器；以及存储器，所述存储器耦接到所述处理器，并且包括嵌入在所述存储器中的计算机可读程序代码，所述计算机可读程序代码能够被所述处理器执行，以执行包括下述的操作：通过使用标准单元库，对定义所述集成电路的标准单元进行布局和布线，来生成所述集成电路的布图数据，所述标准单元包括纳米片；通过使用所述布图数据执行所述集成电路的时序分析，生成时序分析数据；通过基于所述时序分析数据和所布局的所述标准单元的所述纳米片的形状对定义所述集成电路的所述标准单元进行重新布局和重新布线，重新生成所述集成电路的布图数据；以及通过使用重新生成的布图数据，重新执行所述集成电路的所述时序分析。

附图说明

根据以下结合附图的详细描述，将更加清楚地理解本发明构思的实施例，在附图中：

图1是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图；

图2是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图；

图3是示出根据本发明构思的一些示例实施例的集成电路中包括的单元的俯视图；