[发明专利]一种基于时延数据库的快速FPGA时延评估方法

说明书

本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。

技术领域

本发明涉及集成电路技术领域，特别涉及一种基于时延数据库的快速FPGA时延评估方法。

背景技术

FPGA是在PAL(Programable Logic Device)、CPLD(Complex Programable LogicDevice)等可编程器件的基础上进一步发展的产物。其内部包括的电路单元模块有：可配置逻辑模块(LB Logic Block)、输入输出模块(IOB，Input Output Block)和内部连线(INT，Interconnect)等。FPGA芯片是二维结构，每个点对应一个Tile，每个Tile里包含片结构SLICE，而SLICE里面包含门级表(GATE)。

FPGA是可编程器件且允许无限次的编程。与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比，FPGA具有不同的结构。FPGA利用小型查找表(如16×1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，该D触发器再驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块(以下简称为模块)，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在静态存储器单元中的值决定了模块的逻辑功能以及各模块之间、模块与I/O之间的连接方式，并最终决定了FPGA所能实现的功能。

典型FPGA的开发流程一般包括功能定义、器件选型、设计输入、功能仿真、综合优化、综合后仿真、工艺映射、布局、布线、后仿真、板级仿真以及芯片编程与调试等主要步骤。

在整个开发流程中，时序约束是用户指定的一种最基本的约束，其可指定所设计电路的工作频率，约定芯片的工作速度。而FPGA软件为了满足用户的时序约束，在整个物理实现的每一步都需要考虑，尤其到了设计的后期，不同的时延评估方法及不同的时延优化策略，对整个电路的功能影响甚大，这其中最主要包括布局和布线，也是整个流程中比较费时的一步。

其中，布局具体是指将电路元件摆放到芯片上合法的位置，不存在违法物理约束摆放。布线具体指将电路元件之间的线网联通，不存在短路断路等违反物理约束的连接。在FPGA中，其都是将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上的过程中。在是在FPGA领域的布局布线过程中，如何在实际布线之前对线网进行快速的、有效的时延评估，对版图设计起到至关重要的作用。

业界常用的时延评估方法是通过一个快速的布线器计算出模块之间一条最可能的路径，然后基于电阻电容(Resistance Capacitance，RC)链的Elmore Delay Model(时延模型)对该路径进行评估，得出时延结果。但该方法计算速度比较慢，因此在布局等优化过程中就不能频繁的调用，相应的也会造成时延评估准确性降低。

有些也会存储常用模块之间的时延数据到时延查询表中，用于在评估时延时进行局部加速。但创建时延查询表仍需要耗费较多时间，创建的时延查询表的所占存储空间较大，且没法完整的覆盖所有绕线情景。

即使通过多创建时延查询表来增加对不同绕线情景下的覆盖率，当时延查询表加到很多时，FPGA内存的存储空间及查询时间都很大，最终多个时延查询表加到内存中，由于调用时延查询表造成缓存交换频繁，也起不到快速评估模块间时延的效果。

发明内容