[发明专利]一种基于时延数据库的快速FPGA时延评估方法

权利要求书

1.一种基于时延数据库的快速FPGA时延评估方法，FPGA芯片包含按阵列方式设置的若干个单元，任意两个单元之间通过线网连接，其特征在于，所述方法包含：

获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；

获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；

根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延Delay_net。

2.如权利要求1所述的基于时延数据库的快速FPGA时延评估方法，其特征在于，所述配置信息包含线网类型，所述线网类型包含：时钟线网、非时钟线网。

3.如权利要求2所述的基于时延数据库的快速FPGA时延评估方法，其特征在于，当线网为时钟线网，所述配置信息包含：与时钟线网对应的时钟类型Clock_type、时延值Delay_clock；

所述时钟表包含若干个键值对，所述键值对包含所述时钟类型Clock_type和对应的时延值Delay_clock；

根据时钟线网的时钟类型Clock_type查找时钟表，得到该线网两端的时延Delay_net＝Delay_clock。

4.如权利要求2所述的基于时延数据库的快速FPGA时延评估方法，其特征在于，非时钟线网的配置信息包含：线网起点单元源引脚标志ID_source、线网起点单元类型Type_source、线网起点单元源引脚自身的时延值Delay_{source intrinc pin}、线网起点单元源引脚到该起点单元相邻的布线Tile的时延值Delay_{clb to int}；

所述引脚表包含若干个第一四元组，一个第一四元组对应一个线网；所述第一四元组包含：线网起点单元源引脚标志ID_source、线网起点单元类型Type_source、线网起点单元源引脚自身的时延值Delay_{source intrinc pin}、线网起点单元源引脚到该起点单元相邻的布线Tile的时延值Delay_{clb to int}；

非时钟线网的配置信息还包含：线网终点单元漏引脚标志ID_sink、线网终终单元的类型Type_sink、线网终点单元漏引脚自身的时延值Delay_{sink intrinc pin}、线网终点单元漏引脚到该终点单元相邻的布线Tile的时延值Delay_{int to clb}；

所述引脚表包含若干个第二四元组，一个第二四元组对应一个线网；所述第二四元组包含：线网终点单元漏引脚标志ID_sink、线网终点单元的类型Type_sink、线网终点单元漏引脚自身的时延值Delay_{sink intrinc pin}、线网终点单元相邻的布线Tile到该终点单元漏引脚的时延值Delay_{int to clb}。