[发明专利]源芯片、目的芯片、数据传输方法及处理器系统

说明书

本申请提供一种源芯片、目的芯片、数据传输方法及处理器系统，包括数据编码模块以及驱动器，数据编码模块与驱动器连接；数据编码模块用于接收串行数据，对串行数据进行编码得到编码数据，并将编码数据传输至驱动器，其中，编码数据的任意相邻两个数据之间均有跳变延；驱动器用于接收编码数据，并将编码数据发往对端的目的芯片，以使对端的目的芯片根据任意相邻两个数据之间均有跳变延的编码数据，将编码数据恢复成串行数据。通过对串行数据的编码，使得编码数据通过跳变延的变化携带有时钟信号，与现有技术中不携带时钟信号，需对端的芯片自适应时钟相比，降低了恢复时钟的难度，减小了数据传输的延迟。

技术领域

本申请涉及计算机领域，具体而言，涉及一种源芯片、目的芯片、数据传输方法及处理器系统。

背景技术

现有技术中，在两个芯片裸片(die)之间进行数据传输时，源芯片往往会将数据以及数据对应的时钟信号均传输到目的芯片，目的芯片可以根据接收到的时钟信号对接收到的数据进行采集。然而，由于传输时需要同时传输数据和时钟信号，需要传输的数据量较大。

现有技术的另一种方式中，源芯片可以只传输数据到目的芯片，目的芯片可以通过反馈电路来调节自身时钟信号的频率，使得时钟的频率能够适应源芯片传输过来的数据，目的芯片根据调节后的时钟的频率对接收到的数据进行采集。然而，由于上述方式需要反馈电路调节自身的时钟，使得时钟恢复电路较为复杂，数据传输延迟较大。

发明内容

本申请实施例的目的在于提供一种源芯片、目的芯片、数据传输方法及处理器系统，用以改善现有技术中芯片裸片之间进行数据传输延迟较大的问题。

第一方面，本申请实施例提供了一种源芯片，包括数据编码模块以及驱动器，所述数据编码模块与所述驱动器连接；所述数据编码模块用于接收串行数据，对所述串行数据进行编码得到编码数据，并将所述编码数据传输至所述驱动器，其中，所述编码数据的任意相邻两个数据之间均有跳变延；所述驱动器用于接收所述编码数据，并将所述编码数据发往对端的目的芯片，以使所述对端的目的芯片根据任意相邻两个数据之间均有跳变延的所述编码数据，将所述编码数据恢复成所述串行数据。

在上述的实施方式中，数据编码模块可以对串行数据进行编码，得到编码数据，以实现编码数据的任意相邻两个数据之间均有跳变延。由于任意相邻两个数据之间均有跳变延，使得对端的芯片在每接收到一个数据时，均能通过跳变延的变化得知，即每个跳变延的变化均对应一个接收到的数据，从而相当于利用编码数据实现了时钟信号的传递。通过对串行数据的编码，使得编码数据通过跳变延的变化携带有时钟信号，与现有技术中不携带时钟信号，需对端的芯片自适应时钟相比，降低了恢复时钟的难度，减小了数据传输的延迟。

在一个可能的设计中，所述数据编码模块用于接收串行数据，对所述串行数据进行编码得到编码数据，具体包括：接收当前数据；判断所述当前数据对应的电平状态与所述当前数据的前一数据对应的电平状态是否一致；若是，将所述当前数据编码为中间电平；若否，将所述当前数据编码为与所述当前数据相一致的电平状态。

在上述的实施方式中，可以将当前数据的电平状态与前一数据的电平状态进行比较，判断两者的电平状态是否一致，若一致，则以中间电平表示当前数据的电平状态，若不一致在保留当前数据原本的电平状态。通过中间电平的引入，可以在相邻两个数据处于相同电平时，改变相邻两个数据中后一数据的电平状态，从而实现令相邻两个数据中不会出现相同电平的情况。

在一个可能的设计中，所述数据编码模块包括第一数字触发器、第二数字触发器、同或运算器以及选择器；所述第一数字触发器的CLK端与传输时钟信号的时钟信号线连接，第一数字触发器的输入端与传输串行数据的串行数据线连接，所述第一数字触发器的输出端与所述同或运算器的第一输入端连接；所述同或运算器的第二输入端与所述串行数据线连接，所述同或运算器的输出端与所述选择器的第一输入端连接；所述选择器的输出端与所述第二数字触发器的输入端连接；所述第二数字触发器的输出端与所述选择器的第二输入端连接，所述第二数字触发器的CLK端与所述时钟信号线连接。