[发明专利]一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路

权利要求书

1.一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于整个电路包括前级忆阻D锁存器模块、异步忆阻置位复位模块和后级忆阻D锁存器模块，其中，前级忆阻D锁存器模块包括MOS管T₁、T₂、T₃、T₄和T₅，忆阻器M₁，电阻R₁以及CMOS反相器N₁和N₂；后级忆阻D锁存器模块包括MOS管T₆、T₇、T₈、T₉和T₁₀，忆阻器M₂，电阻R₂以及CMOS反相器N₅和N₆；异步忆阻置位复位模块包括忆阻器M₃、M₄、M₅、M₆、M₇、M₈和M₉以及反相器N₇和N₈；用于时钟输入的CMOS反相器N₃和N₄；其中MOS管T₂、T₄、T₅、T₆、T₈和T₁₀为NMOS晶体管，T₁、T₃、T₇和T₉为PMOS晶体管，M₁、M₂、M₃、M₄、M₅、M₆、M₇、M₈和M₉均为Biolek阈值型忆阻器；在前级忆阻D锁存器模块内，T₁、T₂、T₃、T₄和T₅的栅极连接反相器N₃的输出端和N₄的输入端作为前级忆阻D锁存器模块的时钟输入口；T₂的源极作为前级忆阻D锁存器模块的信号输入端也即整个边沿忆阻D触发器的输入端D，T₂的漏极连接T₁和T₄的漏极；T₁的源极连接直流电压V₂；T₄的源极连接电阻R₁的一端、忆阻器M₁的负端和反相器N₁的输入端；T₃的源极连接直流电压V₁，漏极连接忆阻器M₁的正端和T₅的源极；T₅的漏极连接反相器N₁的输出端和反相器N₂的输入端；电阻R₁的另一端连接地；反相器N₂的输出端作为前级忆阻器D锁存器模块的输出端Q₁；在后级忆阻D锁存器模块内，T₆、T₇、T₈、T₉和T₁₀的栅极连接反相器N₄的输出端作为后级忆阻D锁存器模块的时钟输入口；MOS管T₆的源极作为后级忆阻D锁存器模块的信号输入口连接前级忆阻D锁存器的输出端Q₁，即反相器N₂的输出端，T₆的漏极连接T₇和T₈的漏极；MOS管T₇的源极连接直流电压V₃；MOS管T₈的源极连接电阻R₂的一端、忆阻器M₂的负端和反相器N₅的输入端；MOS管T₉的源极连接直流电压V₄，漏极连接忆阻器M₂的正端和MOS管T₁₀的源极；MOS管T₁₀的漏极连接反相器N₅的输出端和反相器N₆的输入端；电阻R₂的另一端连接地；反相器N₆的输出端作为后级忆阻D锁存器模块的信号输出端Q₂；异步忆阻置位复位模块其连接为：反相器N₇的输入端与忆阻器M₃的正端连接在一起作为置位信号S的输入端，N₇的输出端连接忆阻器M₅的正端；反相器N₈的输入端作为复位信号R的输入端，N₈的输出端连接忆阻器M₆和M₄的正端；忆阻器M₇的正端连接后级忆阻D锁存器模块的输出端Q₂，即反相器N₆的输出端；忆阻器M₃和M₄的负端连接连接忆阻器M₈的负端；忆阻器M₅、M₆和M₆的负端连接连接忆阻器M₉的负端；忆阻器M₈和M₉的负端连接作为整个边沿忆阻D触发器最终输出端Q。