[发明专利]DRAM测试方法、装置、可读存储介质及电子设备

说明书

本发明公开一种DRAM测试方法、装置、可读存储介质及电子设备，通过对待测试的DRAM进行两轮测试，对已写入预设测试数据的所有存储单元进行环绕访问，在环绕访问过程中得到比较结果，通过两轮测试的比较结果得到最终测试结果，相对于现有技术中通过突发读写模式进行的内存测试，难以检测到多存储单元故障，本发明能够覆盖此前的测试盲区并检测出现有技术中较难被发现的芯片缺陷，使桥接故障和耦合故障等多存储单元故障得到激发，提高了故障覆盖率，增强测试结果的可靠性，从而提高产品良性。

技术领域

本发明涉及DRAM芯片测试领域，尤其涉及一种DRAM测试方法、装置、可读存储介质及电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，是当代计算机系统不可或缺的组成部件，分平台可有应用于个人电脑或服务器的双倍速率同步动态随机存储器(Double Data Rate，DDR)模组以及应用于嵌入式ARM架构的低功耗内存(Low Power Double Data Rate，LPDDR)芯片。

DRAM的基本存储单元为cell，计算机及嵌入式系统通过在cell中写入高电平或低电平的方式进行数据存储和读写，但是由于制程工艺的影响使得存储单元在读写时有可能造成数据存储故障，使得存取速率低下。

为了解决上述问题，当前DRAM采用的是突发读写模式，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作。即读写操作在一个存储阵列中是以突发长度(BurstLength，BL)为单位进行的，一次操作多位(如8或16位)列地址的读写，并对每个突发长度里访问由0和1组成的数据。例如定位的地址是0行，突发长度为8bit，那么在0行0列至0行7列这一段空间每一位写入1bit数据，共8bit，第二个突发长度由0行8列至15列，以此类推。当一行的存储位置全部写完时，内存控制器(MemoryController,MC)定位下一行的地址，继续同样的操作。上述方法使得数据访问更高效，但还存在以下不足，通过上述方法进行的内存测试使cell与cell之间的桥接故障(BridgingFault,BF)和耦合故障(Coupling Fault，CF)等多cell故障难以得到激发，测试故障覆盖率低，测试结果的可靠性低。

发明内容

本发明所要解决的技术问题是：提供了一种DRAM测试方法、装置、可读存储介质及电子设备，能够提高测试DRAM时故障的覆盖率。

为了解决上述技术问题，本发明采用的一种技术方案为：

一种DRAM测试方法，包括步骤：

对待测试的DRAM进行两轮测试，分别得到第一比较结果和第二比较结果；

所述测试包括：

对所述待测试的DRAM写入预设测试数据直至所述待测试的DRAM的所有存储单元均写入数据；

以预设突发长度为单位对所述待测试的DRAM进行遍历直至遍历完所述待测试的DRAM的整个存储阵列；

对于遍历到的所述预设突发长度对应的目标存储单元，对所述目标存储单元写入所述预设测试数据的反数，并对所述目标存储单元进行环绕读取数据，将读取到数据与对应写入的数据进行比较；

第一轮测试的预设测试数据为第二轮测试的预设测试数据的反数；

根据所述第一比较结果和第二比较结果得到所述待测试的DRAM的测试结果。

为了解决上述技术问题，本发明采用的另一种技术方案为：

一种DRAM测试装置，包括：

数据读写模块，用于对待测试的DRAM进行两轮测试，分别得到第一比较结果和第二比较结果；