[发明专利]一种实用的逻辑验证架构级FPGA布线器的构建方法

说明书

本发明涉及一种实用的逻辑验证架构级FPGA布线器的构建方法，步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起，用以线网的连通性；步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例；步骤S3：进行系统时延优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行，当满足迭代终止的条件时，整个布线器的处理过程结束。本发明能够通过降低相应的系统延迟来提高芯片性能。

技术领域

本发明涉及集成电路计算机辅助设计相关技术领域，特别是一种实用的逻辑验证架构级FPGA布线器的构建方法。

背景技术

随着技术节点的发展，逻辑验证成为一个非常耗时的阶段。在SoC设计过程中，据估计，一个专用集成电路(ASIC)设计的60％到 80％的时间用于执行验证。软件逻辑仿真、硬件仿真和FPGA原型方法是逻辑验证的三种方法。软件逻辑仿真花费大量的运行时间来仿真每个逻辑门。硬件仿真需要大量的成本来实现。由于FPGA原型设计方法可以在运行时间和成本之间实现良好的平衡，使得这种方法在工业上得到了广泛的应用，使得逻辑验证成本更低、速度更快。对于一个原型系统，很难在一个FPGA中进行设计。因此，将多个FPGA连接在一起，构成一个完整的系统。

为了设计一个多FPGA原型系统，首先将一个完整的电路划分为多个子电路，使每个子电路都能容纳一个FPGA。其次，每个子电路放置在一个不同的FPGA在板上。最后，在考虑系统性能和布线资源的基础上进行FPGA间布线。由于FPGA间信号的数量通常超过I/O引脚的数量，因此提出了一种TDM(timing division multiplexing，TDM)技术，以不同的时间在同一线路传输不同的信号。然而，信号多路复用延长了FPGA间的信号延迟。

信号复用比(TDM比)可以用来测量系统时延。在整个设计流程中，TDM比率通常是经过FPGA间布线之后确定的。常用的信号复用比优化方法是基于整数线性规划(ILP)的方法，然而，已有的信号复用比优化方法的TDM比通常是任意整数，这与实际问题存在着差距。也有很多方法对时分复用技术进行优化，但是很难在适当的运行时间内得到好的解决方案。

随着VLSI电路规模的快速增长，多FPGA原型系统广泛应用于逻辑验证中。然而，由于FPGA之间的连接数量有限，原型系统的可布线性受到了极大的限制。因此，时分多路复用(TDM)技术被提出来提高原型系统的可用性，但它导致了系统延迟的急剧增加。所以如何降低相应的系统延迟来提高芯片性能变成了急需解决的问题。

发明内容

有鉴于此，本发明的目的是提供一种实用的逻辑验证架构级FPGA 布线器的构建方法，能够通过降低相应的系统延迟来提高芯片性能。

本发明采用以下方案实现：一种实用的逻辑验证架构级FPGA布线器的构建方法，包括以下步骤：

步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起或并行各线网的布线，用以线网的连通性；

步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例或并行分配TDM比例；

步骤S3：对进行布线的多FPGA原型系统时延进行优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行并行化优化当满足迭代终止的条件时，整个布线器的处理过程结束。

进一步地，所述步骤S1具体包括以下步骤：

步骤S11：所有线网按照一定的优先级进行排序；

步骤S12：根据由FPGA集合、FPGA连接对和线网组构成的数据集，基于其中的输入数据中的FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个FPGA连接对的代价；