[发明专利]一种在图像跟踪系统中快速实现卷积的装置和方法

说明书

本发明属于图像跟踪和识别技术领域，具体涉及一种在图像跟踪系统中快速实现卷积的装置和方法，采用ZYNQ‑7010异构计算平台，包括图像数据预处理模块、ZYNQ SOC控制模块、DDR存储模块和卷积计算模块，ZYNQ SOC控制模块分别与图像数据预处理模块和DDR存储模块连接，图像数据预处理模块的输出端与DDR存储模块连接，DDR存储模块通过搜索区图像数据传输线和模板图像数据传输线与卷积计算模块的输入端连接，卷积计算模块的输出端又与DDR存储模块连接。采用本装置和方法，卷积运算快，装置体积小，集成度高。

技术领域

本发明属于图像跟踪和识别技术领域，具体涉及一种在图像跟踪系统中快速实现卷积的装置和方法。

背景技术

图像卷积运算被广泛运用于图像增强、图像边缘检测、图像跟踪、以及目标识别等数字图像处理算法中，一般计算的模板大小较小，例如3*3,5*5,7*7,9*9等，而在图像跟踪算法中模板的大小直接决定对于大目标和小目标进行跟踪的鲁棒性。图像卷积运算虽然原理简单，但运算量巨大，这种嵌套式循环在DSP和CPU中会相当耗时。对于视频图像卷积运算不能实时计算出结果。随着集成电路设计和制造工艺的进步，具有大量高速可编程逻辑资源的现场可编程门阵列(FPGA)得到了快速发展，为了进一步提高FPGA的性能，主流的芯片厂商在芯片内集成了FPGA和ARM核，使实时实现一些复杂的图像处理算法成为可能，另外FPGA内部集成了高速数字信号处理能力的数字信号处理单元(DSP)，能够高速、低功耗的实现定点运算，完成大量复杂的运算。

由于在实现计算目标跟踪过程中需要大量的算法计算和视频的解码、编码以及图像的预处理，所以一般跟踪器的架构为逻辑控制单元+算法处理单元，例如FPGA+DSP，这两种芯片的结合实现的跟踪器体积一般偏大，且FPGA与DSP衔接复杂，增加了PCB硬件设计的难度，在进行大模板计算时，CPU或者DSP对于这种嵌套式循环计算耗时较大，因此不能在视频图像系统实现实时完成计算，此外CPU或者DSP容易被其他优先级高的函数打断，导致计算时间不固定，不能为后续算法提供稳定时间余量。

并且现有FPGA实现卷积的方法对于实现较小的模板有很好的效果，采用的是罗列所有的数据，比如模板大小为M*M,那么需要数据寄存器为M*M个，如果取值M＝32，那么需要罗列1024个数据寄存器，这样对于编程人员需要大量的代码输入且不容易维护。现有FPGA实现卷积的方法在计算时需要视频图像时序完成后，再经过反复的读取存储图像才能计算完成图像卷积。

发明内容

为了解决上述技术问题，本发明提供一种在图像跟踪系统中快速实现卷积的装置和方法。

本发明是这样实现的，提供一种在图像跟踪系统中快速实现卷积的装置，采用ZYNQ-7010异构计算平台，包括图像数据预处理模块、ZYNQ SOC控制模块、DDR存储模块和卷积计算模块，ZYNQ SOC控制模块分别与图像数据预处理模块和DDR存储模块连接，图像数据预处理模块的输出端与DDR存储模块连接，DDR存储模块通过搜索区图像数据传输线和模板图像数据传输线与卷积计算模块的输入端连接，卷积计算模块的输出端又与DDR存储模块连接。

优选地，在所述ZYNQ SOC控制模块中，设置的图像卷积计算的模板大小为32*32，进行匹配的搜索区图像大小为128*128，所述卷积计算模块最后计算的结果大小为97*97。

进一步优选，在所述ZYNQ SOC控制模块中，设置图像数据预处理的5种模式，分别为：

模式1：将输入到所述图像数据预处理模块中的视频图像从起始的行和列的位置开始截取128*128大小的搜索区图像；

模式2：首先将输入到图像数据预处理模块中的视频图像从起始的行和列的位置开始截取256*256大小的图像，然后根据时序将相邻2列图像数据求和，然后将求和结果存储到所述ZYNQ SOC控制模块中的FPGA内部分布式RAM，并在相邻下一行求和图像数据时读取RAM数据进行求和，最后再除以4得到128*128搜索区图像；