[发明专利]一种在存储器中实现乘法和或逻辑运算的SRAM电路结构

说明书

本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种在存储器中实现乘法和或逻辑运算的SRAM(Static Random Access Memory，静态随机存储器)电路结构。

背景技术

当前人工智能(Artificial Intelligence，缩写为AI)技术在各个方面广泛的应用，引发了运算量和数据搬移量的急剧上升，这对设备的能耗、运算效率有很高的要求。计算机目前采用的冯诺依曼架构采取存储与计算相分离的模式，当处理器进行运算时，需要将数据从存储器中搬移数据，数据的搬移造成了大幅的功耗及延时的增长，作为克服冯诺依曼架构这一弊端的有效策略，存内计算(computing in memory，缩写为CIM)受到广泛关注，存内计算不需要将数据读取至处理器，将运算集成至存储器内完成，这极大程度的减少了数据存取过程中的能耗以及延时，同时也提高了计算效率和能效。

现有技术中的存内计算中的乘法运算，其乘数多是按列排列，需要额外的数据搬移过程，产生的功耗也较高。

发明内容

本发明的目的是提供一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

本发明的目的是通过以下技术方案实现的：

一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，所述电路包括双字线的8T SRAM单元，该双字线的8T SRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；

字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；

其中，或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；

乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8T SRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。

由上述本发明提供的技术方案可以看出，上述电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的在存储器中实现乘法和或逻辑运算的SRAM电路结构示意图；