[发明专利]LDMOS器件及其制造方法

说明书

本专利申请公开了一种LDMOS器件及其制造方法，该制造方法包括：在衬底上方形成外延层，在外延层中注入形成漂移区与阱区；在部分阱区上方形成栅极结构；在外延层上方形成具有第一开口的第一掩模，经第一开口斜角注入形成反型区，反型区在漂移区中与漏区掺杂相反并关于漏区左右对称，与此同时，经第一掩模的第二开口在阱区中形成额外的与阱区掺杂类型相同的掺杂区；之后同样在该第一开口和第二开口进行源区以及漏区的掺杂。本专利的优势在于用同一掩模形成漏区、漂移区中的反型区、及阱区内额外的与阱区相同掺杂浓度的掺杂区，不仅可以有效的提升器件击穿电压，降低器件比导通电阻，并且提升器件的自防护能力，与此同时却又不增加任何额外成本。

技术领域

本申请涉及半导体器件制造领域，更具体地，涉及LDMOS器件及其制造方法。

背景技术

横向扩散金属氧化物半导体(laterally-diffused metal-oxidesemiconductor,LDMOS)器件可以满足耐高压、实现功率控制等方面的要求，常用于射频功率电路中。如图1所示，LDMOS器件包括：衬底10、位于衬底10上的且相互接触的阱区11与漂移区12、位于阱区11中的源区13、位于漂移区12中的漏区14以及位于阱区11上的栅极结构15。以N型LDMOS器件为例，衬底10与阱区11为P型掺杂，漂移区12、源区13以及漏区14均为N型掺杂。在LDMOS器件中，阱区11与漂移区12形成横向的耗尽层(横向PN结)，漂移区12与衬底10形成纵向的耗尽层(纵向PN结)，从而在漂移区12中形成了大面积的耗尽区，使得LDMOS器件具有较高的击穿电压BV。

为了提升功率LDMOS器件的电学特性，通常需要进一步提高击穿电压BV，并降低比导通电阻。对于大功率的LDMOS器件而言，还需要具有很高的自防护能力，以便于防止LDMOS器件的寄生三极管误开启，其中，寄生三级管是由LDMOS器件的源区13、阱区11以及漂移区12形成的。

在传统工艺中，为了提升LDMOS器件的电学特性和自防护能力，需要在制作时增加额外的掩模(mask)或者采用其它更加复杂的工艺，从而增加了器件的制造成本，降低了器件的生产效率。

因此，希望提供一种改进的LDMOS器件及其制造方法，既可以提升LDMOS器件电学性能，又可以降低制造成本。

发明内容

有鉴于此，本发明实施例提供了一种改进的LDMOS器件及其制造方法，从而在提升LDMOS器件电学性能的同时降低制造成本。

根据本发明实施例的一方面，提供了一种LDMOS器件的制造方法，包括：在衬底上方形成外延层；在所述外延层中形成漂移区与阱区；在所述外延层上方形成具有第一开口的第一掩模，部分所述漂移区被所述第一开口暴露，经所述第一开口在所述漂移区中形成至少一个反型区；经所述第一开口在所述漂移区中形成所述漏区，所述漏区与每个所述反型区分隔；以及在所述阱区中形成所述源区，其中，所述衬底、所述阱区以及所述反型区为第一掺杂类型，所述漂移区、所述外延层、所述源区以及所述漏区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。

优选地，经所述第一开口在所述漂移区中形成至少一个反型区的步骤包括：基于所述第一掩模，经所述第一开口对所述漂移区进行至少一次离子注入，以在所述漂移区内形成所述至少一个反型区，每个所述反型区位于所述阱区与所述漏区之间和/或所述漏区与所述衬底之间，所述至少一个反型区在形成所述漏区之前形成。

优选地，每次所述离子注入的注入角度与所述外延层表面呈锐角或钝角。

优选地，在所述离子注入的次数为多次的情况下，形成的多个所述反型区位于所述漏区下方并呈环状围绕所述漏区；和/或形成的至少两个所述反型区位于所述漏区的不同侧。

优选地，所述第一掩模还位于所述阱区上方的第二开口，部分所述阱区被所述第二开口暴露，所述制造方法还包括形成至少一个掺杂区，每个所述掺杂区为第一掺杂类型，其中，所述源区与每个所述掺杂区经所述第二开口在所述阱区中形成，每个所述掺杂区分别与所述源区分隔。