[发明专利]一种基于FPGA的数据包精准延时方法及系统

说明书

本发明公开了一种基于FPGA的数据包精准延时方法及系统，包括：响应数据包写入请求，确定当前数据链路状态，并根据所述当前数据链路状态判断所述数据包能否被写入，若能，则利用分配算法给所述数据包分配一个存储子空间，并给所述数据包打上时间戳后写入所分配的存储子空间中进行存储，以及，根据当前时间值与数据包的时间戳持续判断每个数据包的存储时间是否满足该数据包的时延要求，若是，则将该数据包输出至其对应的目标端口；若否，则继续判断不满足时延要求的数据包。本发明通过设置计时器记录时间、并给每个可以被写入的数据包打上写入时间戳，由此判断模块能够根据数据包的时间戳以及计时器记录的当前时间值来精准控制每个数据包的延时取出。

技术领域

本发明涉及一种数据包延时技术领域，特别涉及一种基于FPGA的数据包精准延时方法及系统。

背景技术

在数据延时方法，通常有基于软件程序实现数据包的延时，但是基于软件程序实现的数据延时精确度不高。因此现在更常用的方式是基于FPGA(现场可编程门阵列)进行数据包的延时，如何通过严格的控制以实现数据包的精准延时成为需要解决的问题。

同时在基于FPGA搭建多条数据链路实现数据包的精准延时的过程中，需要给每一条链路分配一块DDR存储子空间，针对多条数据链路的分配问题，一般需要多个DDR器件(其中，每个DDR器件有多个存储子空间)来减少阻塞，但是一旦DDR器件数量过多则存在硬件资源利用率不高、浪费的问题；反之如果使用的DDR器件比较少、仅仅只有几个存储子空间，不对各个存储子空间进行合理的分配和控制就容易发生阻塞。

发明内容

本发明的目的在于克服现有技术中所存在的如何编程实现数据包的精准延时的问题，提供一种基于FPGA的数据包精准延时方法及系统，该方法通过标记时间戳实现对FPGA数据包的精准延时控制，同时针对于现有DDR子空间分配容易造成硬件资源浪费或数据堵塞的问题设计了相应的分配算法，该算法充分利用DDR存储资源、能够尽力避免数据堵塞问题。

为了实现上述发明目的，本发明提供了以下技术方案：

一种基于FPGA的数据包精准延时方法，包括：

A、响应数据包写入请求，确定当前数据链路状态，并根据所述当前数据链路状态判断所述数据包能否被写入，若能，则利用分配算法给所述数据包分配一个存储子空间，并给所述数据包打上时间戳后写入所分配的存储子空间中进行存储，同时，将该数据包的预设时延值写入所分配的存储子空间；若否，则丢弃该数据包；

B、根据当前时间值与数据包的时间戳持续判断每个数据包在相应的存储子空间中的存储时间是否满足该数据包的时延要求，若是，则将该数据包输出至其对应的目标端口；若否，则继续判断不满足时延要求的数据包。

优选的，所述步骤B具体为：

利用当前时间值减去每个数据包的时间戳，得到与该数据包对应的存储时间；将所述存储时间与该数据包的预设时延值进行比较，当所述存储时间大于或等于所述预设时延值时，判断满足该数据包的时延要求，将该数据包输出至其对应的目标端口；若所述存储时间小于所述预设时延值，则该数据包当前不能被输出，等待下次判断。

优选的，所述存储子空间个数为n，采用1～n的序号对所述n个存储子空间进行标记。

优选的，所述步骤A中的分配算法包括：

步骤201：读取前一次的分配结果，得到多个前次未分配的存储子空间的序号，以及前次分配了的存储子空间中写入的数据包的预设时延值；

步骤202：对所述多个前次未分配的存储子空间的序号进行从小到大的排序，对前次被分配了的存储子空间，按照其写入的数据包的预设时延值的大小进行进行从小到大的排序；