[发明专利]用于优化设备功率和效率的方法、系统和设备

说明书

在PCI Express块和组件进入低功率之前基于主机控制的提示来优化设备功率和效率的方法和装置。包含低功率状态能力信息的数据结构被存储在经由PCIe链路耦合到主机的PCIe设备上，该低功率状态能力信息针对L0s、L1、L1.1和L1.2 PCIe定义的低功率状态中的至少一个中的每一个映射一个或多个细粒度低功率状态。消息通过主机和PCIe设备之间的PCIe链路进行交换，以使用低功率状态能力信息来将PCIe设备上的块和/或组件配置为进入细粒度低功率状态，而不是当PCIe设备检测到功率改变事件或接收到用于进入相关联的PCIe定义的低功率状态的命令时的映射到细粒度低功率状态的相关联的PCIe定义的低功率状态。也可以实现多个细粒度低功率状态之间的功率级别改变的序列。

背景技术

外围组件快速互连(也称为PCI Express或PCIe)是一种已在当今的计算机和服务器中广泛使用的高速串行互连。PCI Express已经发展了若干代，其中，第三代PCI Express(也称为Gen 3)是当前最常见的，而第四代(Gen 4)和第五代(Gen 5)则是近期推出的。PCIExpress 3.0基本规范修订版3.0由于2010年11月公布。PCI Express 3.1规范于2014年11月发布。PCI Express 4.0由于2017年6月宣布。最新版本是PCIExpress基本规范修订版5.0，版本1.0已于2019年5月28日发布。

在前述PCI Express规范下，仅定义了一些低功率状态，即L0s、L1(包括L1子状态)、L2和L3。相比之下，与这组有限的低功率状态相比，许多当前的高级客户端/企业存储系统可以支持更细的功率节省状态粒度。例如，当今的PCIe设备中的一些可能配备有高级数字处理逻辑或混合信号处理逻辑(例如，SERDES)，这些处理逻辑可以针对PCIe规范中定义的每个“粗”低功率状态提供二到三个子功率状态。然而，由于主机中定义的PCIe功能遵循PCIe规范，因此主机将无法高效地利用那些设备的子功率状态特征来实现某些PCIe定义的低功率状态内的更优化的功率和性能折衷。

在通过PCIe层次结构互连的系统中，设备之间的大多数通信取决于PCIe物理链路的就绪状态(处于L0状态)。通常，一旦链路建立在某些PCIe定义的非L0低功率状态下，退出低功率状态并进入用于下一次通信的L0状态所需的时间就是基本上固定的。尽管用L0s和L1二者实现的某些设备可以选择从L0s状态迁移到L1状态，但是由于缺少系统级上下文，因此这种设备任意迁移可能会不时影响系统性能。例如，如果紧接在设备选择从L0s状态进入L1状态之后需要L0s退出以进行新计划的运输，则与L0s-L0状态转换相比，从L1退出建立L0将需要更多的时间。

总之，PCIe规范中定义的有限的低功率架构选项已经是实现用于功率和性能优化的更复杂的系统策略的阻碍因素。

附图说明

本发明的前述方面和许多伴随的优点将变得更加容易理解，这是因为当结合附图时，通过参考以下具体实施方式，本发明的前述方面和许多优点得到更好的理解，在附图中除非另有规定，否则贯穿各个视图类似的附图标记指代类似的部分：

图1是根据一个实施例的系统架构的图，该系统架构可以用于在PCIe设备或组件进入低功率之前实现主机控制的提示；

图2a是根据一个实施例的系统架构和消息流程图，其示出了图1的系统架构的进一步细节连同用于获得低功率状态能力信息的组件之间的消息流；

图2b是根据一个实施例的系统架构消息流程图，其示出了图1的系统架构的进一步细节连同用于实现PCIe端点设备的所选择的细粒度低功率状态和操作模式的组件之间的消息流；

图3是根据一个实施例的流程图，其示出了由图2a的消息流程图中的组件执行以使得主机能够从PCIe端点设备获得细粒度低功率能力信息的操作；

图4是根据一个实施例的示出了用于低功率状态能力表或数据结构的格式的图；