[发明专利]一种精密可调节的多路脉冲同步触发系统

权利要求书

1.一种精准延时模块，其特征在于，精准延时模块(2)包括：按照信号传输方向依次相连接的长延时模块、中延时模块、短延时模块、微延时模块；其中，

长延时模块包括：4个计数器，分别为按照信号传输方向依次相连接的计数器L-F1、计数器L-F2、计数器L-F3、计数器L-F4；数字可编程延时器K1；选择器DG1；D触发器A3；

中延时模块包括：3个计数器，分别为计数器M-F1、计数器M-F2、计数器M-F3；数字可编程延时器K2；选择器DG2；D触发器A4；

短延时模块包括：2个计数器，分别为计数器S-F1、计数器S-F2；数字可编程延时器K3；选择器DG3；D触发器A5；

微延时模块包括：1个计数器，即计数器XS-F1；选择器DG4；D触发器A6；

长延时模块中：

计数器L-F1、计数器L-F2、计数器L-F3的使能端PE均接入输入信号；

计数器L-F1、计数器L-F2、计数器L-F3的可预置位端P0、P1、P2、P3均分别与接地端GND相连接；计数器L-F4的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器L-F4的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器L-F4的可预置位端P0、P1、P2、P3的状态；

计数器L-F1的时钟信号输入端CK与反相器U3的输出端相连接，反相器U3的输入端与有源晶振的输出端连接，有源晶振输出CLK_NOR信号，反相器U3输出CLK_INV信号；即，计数器L-F1的时钟信号接入反相器U3输出的CLK_INV信号；

计数器L-F1的输出端TC与计数器L-F2的时钟信号输入端CK相连接，即，计数器L-F2的时钟信号接入计数器L-F1输出的脉冲信号；

计数器L-F2的输出端TC与计数器L-F3的时钟信号输入端CK相连接，即，计数器L-F3的时钟信号接入计数器L-F2输出的脉冲信号；

计数器L-F3的输出端TC与计数器L-F4的时钟信号输入端CK相连接，即，计数器L-F4的时钟信号接入计数器L-F3输出的脉冲信号；

计数器L-F4的使能端PE与数字可编程延时器K1的输出端相连接，数字可编程延时器K1的输入端与计数器L-F3的输出端TC相连接；

选择器DG1的输入端S1也接入输入信号；选择器DG1的输入端S2与计数器L-F4的输出端TC相连接；选择器DG1的输出端OUT与D触发器A3的输入端D相连接；

选择器DG1的使能端IN1的状态为1时，则允许选择器DG1的输入端S1输入，即选择器DG1的输出即为输入端S1的输入；选择器DG1的使能端IN2的状态为1时，则允许选择器DG1的输入端S2输入，即选择器DG1的输出即为输入端S2的输入；

D触发器A3的时钟信号输入端CK与有源晶振的输出端相连接，即D触发器A3的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A3的Q非端与D触发器A3的置位端SET相连接；

D触发器A3的Q端即输出端A3_out分别与该精准延时模块(2)的中延时模块中的计数器M-F1、计数器M-F2的使能端PE以及选择器DG2的输入端S1相连接；

中延时模块中：

计数器M-F1、计数器M-F2的使能端PE均与该精准延时模块(2)的长延时模块中的D触发器A3的输出端A3_out相连接；

计数器M-F1、计数器M-F2的可预置位端P0、P1、P2、P3均分别与接地端GND相连接；计数器M-F3的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器M-F3的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器M-F3的可预置位端P0、P1、P2、P3的状态；

计数器M-F1的时钟信号输入端CK与有源晶振的输出端相连接，即，计数器M-F1的时钟信号接入有源晶振输出的CLK_NOR信号；

计数器M-F1的输出端TC与计数器M-F2的时钟信号输入端CK相连接，即，计数器M-F2的时钟信号接入计数器M-F1输出的脉冲信号；

计数器M-F2的输出端TC与计数器M-F3的时钟信号输入端CK相连接，即，计数器M-F3的时钟信号接入计数器M-F2输出的脉冲信号；

计数器M-F3的使能端PE与数字可编程延时器K2的输出端相连接，数字可编程延时器K2的输入端与计数器M-F2的输出端TC相连接；

选择器DG2的输入端S1也与该精准延时模块(2)的长延时模块中的D触发器A3的输出端A3_out相连接；选择器DG2的输入端S2与计数器M-F3的输出端TC相连接；选择器DG2的输出端OUT与D触发器A4的输入端D相连接；

选择器DG2的使能端IN1的状态为1时，则允许选择器DG2的输入端S1输入，即选择器DG2的输出即为输入端S1的输入；选择器DG2的使能端IN2的状态为1时，则允许选择器DG2的输入端S2输入，即选择器DG2的输出即为输入端S2的输入；

D触发器A4的时钟信号输入端CK与反相器U3的输出端相连接，即，D触发器A4的时钟信号接入反相器U3输出的CLK_INV信号；D触发器A4的Q非端与D触发器A4的置位端SET相连接；

D触发器A4的Q端即输出端A4_out分别与该精准延时模块(2)的短延时模块中的计数器S-F1使能端PE以及选择器DG3的输入端S1相连接；

短延时模块中：

计数器S-F1的使能端PE与该精准延时模块(2)的中延时模块中的D触发器A4的输出端A4_out相连接；

计数器S-F1的可预置位端P0、P1、P2、P3分别与接地端GND相连接；计数器S-F2的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器S-F2的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器S-F2的可预置位端P0、P1、P2、P3的状态；

计数器S-F1的时钟信号输入端CK与反相器U3的输出端相连接，即，计数器S-F1的时钟信号接入反相器U3输出的CLK_INV信号；

计数器S-F1的输出端TC与计数器S-F2的时钟信号输入端CK相连接，即计数器S-F2的时钟信号接入计数器S-F1的输出的脉冲信号；

计数器S-F2的使能端PE与数字可编程延时器K3的输出端相连接，数字可编程延时器K3的输入端与计数器S-F1的输出端TC相连接；

选择器DG3的输入端S1也与该精准延时模块(2)的中延时模块中的D触发器A4的输出端A4_out相连接；选择器DG3的输入端S2与计数器S-F2的输出端TC相连接；选择器DG3的输出端OUT与D触发器A5的输入端D相连接；

选择器DG3的使能端IN1的状态为1时，则允许选择器DG3的输入端S1输入，即选择器DG3的输出即为输入端S1的输入；选择器DG3的使能端IN2的状态为1时，则允许选择器DG3的输入端S2输入，即选择器DG3的输出即为输入端S2的输入；

D触发器A5的时钟信号输入端CK与有源晶振的输出端相连接，即，D触发器A5的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A5的Q非端与D触发器A5的置位端SET相连接；

D触发器A5的Q端即输出端A5_out与该精准延时模块(2)的微延时模块中的计数器XS-F1的使能端PE以及选择器DG4的输入端S1相连接；

微延时模块中：

计数器XS-F1的使能端PE与该精准延时模块(2)的短延时模块中的D触发器A5的输出端A5_out相连接；

计数器XS-F1的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器XS-F1的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器XS-F1的可预置位端P0、P1、P2、P3的状态；

计数器XS-F1的时钟信号输入端CK与反相器U3的输出端相连接，即，计数器XS-F1的时钟信号接入反相器U3输出的CLK_INV信号；

选择器DG4的输入端S1也与该精准延时模块(2)的短延时模块中的D触发器A5的输出端A5_out相连接；选择器DG4的输入端S2与计数器XS-F1的输出端TC相连接；选择器DG4的输出端OUT与D触发器A6的输入端D相连接；

选择器DG4的使能端IN1、IN2分别与编码及译码模块(4)中的译码器PT4的输出端RC1、RC2相连接；

D触发器A6的时钟信号输入端CK与有源晶振的输出端相连接，即，D触发器A6的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A6的Q非端与D触发器A6的置位端SET相连接；

D触发器A6的Q端即输出端A6_out输出精准延时信号。