[发明专利]一种基于FPGA的可扩展的多端口DDR3控制器

说明书

本发明涉及通讯技术领域，尤其涉及一种基于FPGA的可扩展的多端口DDR3控制器，包括仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块，所述仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块依次电连接；所述仲裁模块用于根据读写空间大小管理模块提供的读写剩余可用地址空间大小、各端口所对应的FIFO容量阈值和各端口按实际需求排列的优先级信息来综合仲裁管理各端口的读写请求。本发明具有标准FIFO读写接口形式、端口数量可配置、单次读写大小可配置、各端口地址空间大小总量可配置以及控制器内部提供各端口读写优先级仲裁。

技术领域

本发明涉及通讯技术领域，尤其涉及一种基于FPGA的可扩展的多端口DDR3控制器。

背景技术

随着半导体存储器技术的飞速发展，其中DDR3内存颗粒具有大容量、高读写速率、运行稳定等优点，因此DDR3存储器在计算机、电子通信等领域得到了广泛应用。FPGA现场可编程门阵列具有超大逻辑门资源，可同时处理多路复杂数据流，且可以实现多种复杂的算法，因此在通信，图像处理等领域得到广泛应用。

市场上最新的kintex-7系列FPGA的DDR3硬核资源接口实现了DDR3PHY的物理层连接，但其硬核IP只给用户提供了单个读写接口，包括读写地址输入app_addr、读写控制命令app_cmd、命令使能app_en、写数据app_wdf_data、写使能app_wdf_wren、写结束app_wdf_end、读数据app_rd_data、读使能app_wdf_wren、读结束app_rd_data_end、读有效app_rd_data_valid、读写准备app_rdy等。由于此接口方式只能进行一个端口数据流的读写操作且较为复杂，因此无法满足在需要同时处理多路高速复杂数据流缓存的多端口应用需求。为此，我们提出一种基于FPGA的可扩展的多端口DDR3控制器。

发明内容

基于背景技术存在的技术问题，本发明提出了一种基于FPGA的可扩展的多端口DDR3控制器，具有读写操作更加便捷，让DDR3的使用效率更高的特点，解决了现有技术无法满足同时处理多路高速复杂数据流缓存的多端口应用需求的问题。

本发明提供如下技术方案：一种基于FPGA的可扩展的多端口DDR3控制器，包括仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块，所述仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块依次电连接；

所述仲裁模块用于根据读写空间大小管理模块提供的读写剩余可用地址空间大小、各端口所对应的FIFO容量阈值和各端口按实际需求排列的优先级信息来综合仲裁管理各端口的读写请求；

所述读写空间大小管理模块用于管理每个端口读写过程，根据全局配置的单次读写大小和各端口地址空间大小总量，对每个端口每次的读写流程进行地址统计和管理后，计算更新每一次读写后当前的读写剩余可用地址空间大小；

所述DDR3 IP核控制模块用于控制IP核的Burst读写时序过程，所述FIFO接口控制模块用于控制各端口的FIFO读写时序过程。

优选的，还包括信号接口逻辑控制模块，所述信号接口逻辑控制模块用于根据端口扩展需求配置端口数量，所述DDR3 IP核控制模块和FIFO接口控制模块还用于发送和接收信号接口逻辑控制模块数据。

优选的，所述仲裁模块根据设计需求排列各通道的读写优先级，然后读取读写空间大小管理模块计算反馈上来的各端口所对应的读写剩余可用地址空间大小；对于写入数据，判断若该剩余可用写地址空间大小大于等于全局配置的单次读写大小且写入数据流侧FIFO可读预空标志为0，则对应端口此次的写数据请求仲裁通过；对于读出数据，判断若该剩余可用读地址空间大小大于等于全局配置的单次读写大小且读出数据流侧FIFO可写预满标志0，则对应端口此次的读数据请求仲裁通过。