[发明专利]基于PCIe总线的通信方法及系统

说明书

本发明提供了一种基于PCIe总线的通信方法及系统，应用在包含主控CPU、从设备FPGA、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC模块，以及从设备FPGA启动程序存储芯片的通信系统中，方法包括：启动状态监控高可靠反熔丝FPGA、主控CPU，并建立从设备FPGA与主控CPU之间的PCIe连接；通过状态监控高可靠反熔丝FPGA对主控CPU和从设备FPGA之间的通信状态进行监控。从而通过状态监控高可靠反熔丝FPGA对整个PCIe总线通信系统状态监控、控制PCIe子设备与主设备的供电时序及系统重载，实现整个通信系统可靠性提升，并使系统具备故障恢复能力。

技术领域

本发明涉及通信技术领域，具体地，涉及基于PCIe总线的通信方法及系统。

背景技术

随着星载载荷技术的进步，载荷数据量的大大增加。在星载数传领域，传统的低电压差分信号(Low-Voltage Differential Signaling，LVDS)数据传输链路不论从速率上还是通用性上已经不能满足高速数传的需求。而对高速且可靠的总线数传方式的需求越来越高。

但是，若单独开发一种自定义的高速数传总线通信方案，不论从成本上还是可靠性上都是难以实现的。因此，对传统、通用的高速总线进行相应的可靠性设计，保证其在空间环境中的可靠性成为最可行的方案之一。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于PCIe总线的通信方法及系统。

第一方面，本发明一种基于PCIe(PCIexpress)总线的通信方法，应用在包含主控CPU(中央处理器)、从设备FPGA(Field-Programmable Gate Array，现场可编程门阵列)、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC(直流-直流)模块，以及从设备FPGA启动程序存储芯片的通信系统中，所述方法包括：

步骤1：启动所述状态监控高可靠反熔丝FPGA、所述主控CPU，并建立所述从设备FPGA与所述主控CPU之间的PCIe连接；

步骤2：通过所述状态监控高可靠反熔丝FPGA对所述主控CPU和所述从设备FPGA之间的通信状态进行监控。

可选地，所述方法还包括：

步骤3：通过所述状态监控高可靠反熔丝FPGA响应外部复位信号，执行对所述主控CPU的复位重启。

可选地，所述步骤1包括：

步骤1.1：状态监控高可靠反熔丝FPGA启动；

步骤1.2：若从设备FPGA上电上完成，则将从设备FPGA启动程序存储芯片中的程序载入从设备FPGA；

步骤1.3：当状态监控高可靠反熔丝FPGA监控到所述从设备FPGA初始化成功时，向主控CPU供电DC_DC模块发送供电使能控制信号，用以控制主控CPU供电DC_DC模块为所述主控CPU供电，主控CPU开始自启动；

步骤1.4：主控CPU自启动完成后，向所述从设备FPGA发起PCIe link请求，用以建立与所述从设备FPGA的PCIe配对；

步骤1.5：从设备FPGA将PCIe link状态通过状态监控信号反馈给所述状态监控高可靠反熔丝FPGA，用以提示所述主控CPU启动成功、从设备FPGA启动成功及PCIe连接建立成功；

步骤1.6：从从设备FPGA启动程序存储芯片程序载入从设备FPGA开始计数，若超过设定超时时长，并且状态监控高可靠反熔丝FPGA的启动失败寄存器计数小于3，则返回执行步骤1.2，并将状态监控高可靠反熔丝FPGA的启动失败寄存器计数加1；

步骤1.7：若状态监控高可靠反熔丝FPGA的启动失败寄存器计数为3，则停止启动流程，发送启动失败提示信息。