[发明专利]一种自动减小时钟延时偏差方法和系统

说明书

本发明公开了一种自动减小时钟延时偏差的方法，包括下列步骤：根据第一缓冲区提供的第一时钟生成第五时钟提供给第一异构模块，使第一异构模块根据第五时钟生成第二时钟作为自身的工作时钟；根据第二缓冲区提供的第三时钟生成第六时钟提供给第二异构模块，使第二异构模块根据第六时钟生成第四时钟作为自身的工作时钟；获取并检测第二时钟和第四时钟的相位差异；根据相位差异，改变第一时钟的延迟生成新的第五时钟，或改变第三时钟的延迟生成新的第六时钟，减小第五时钟和第六时钟对应生成的第二时钟和第四时钟的相位差异。由相位检测单元提供可编辑延时单元的延迟控制信号调整缓冲区输出时钟的延时。使异构模块间的工作时钟延时偏差趋近于零。

技术领域

本发明涉及信号延迟领域，尤其涉及一种自动减小时钟延时偏差方法和系统。

背景技术

FPGA内部由不同模块阵列拼成，模块阵列中可包括多种异构模块，异构模块通常有可编程查找表PLB模块，存储模块(block RAM)EMB，运算模块MAC，输入输出接口IOB以及一些高速接口模块等。由于异构模块的内部结构差异以及实现的方法差异，模块内部的时钟树长度可能会不相同而造成时钟延时偏差。这样增加了内部用户逻辑电路时序分析和实现的复杂度，增加了软件计算的开销。

发明内容

为了解决现有技术中存在的缺陷。

本发明实施例，一方面记载了一种自动减小时钟延时偏差的方法，包括下列步骤：根据第一缓冲区提供的第一时钟生成第五时钟提供给第一异构模块，使得第一异构模块根据第五时钟生成第二时钟作为自身的工作时钟；根据第二缓冲区提供的第三时钟生成第六时钟提供给第二异构模块，使得第二异构模块根据第六时钟生成第四时钟作为自身的工作时钟；获取第一异构模块中的第二时钟，以及第二异构模块中的第四时钟；检测得到第二时钟和第四时钟的相位差异；根据相位差异，改变第一时钟的延迟生成新的第五时钟，减小第五时钟和第六时钟对应生成的第二时钟和第四时钟的相位差异；或者，根据相位差异，改变第三时钟的延迟生成新的第六时钟，减小第五时钟和第六时钟对应生成的第二时钟和第四时钟的相位差异。

一个实施例中，检测得到第二时钟和第四时钟的相位差异的步骤，包括：使用第二时钟采样第四时钟，得到第一采样结果；使用第四时钟采样第二时钟，得到第二采样结果；根据第一采样结果和第二采样结果判断第二时钟和第四时钟的相位差异。

进一步地一个实施例中，通过对采样值计数，并根据多个采样值对应的采样结果，判断第二时钟和第四时钟的相位差异。

另一方面记载了一种自动减小时钟延时偏差的系统，包括至少两个异构模块及其对应的至少两个缓冲区、相位检测单元和至少两个可编辑延时单元；其中，至少两个异构模块包括第一异构模块和第二异构模块，至少两个缓冲区包括第一缓冲区和第二缓冲区；第一异构模块接收对应的第一缓冲区提供的第一时钟，并根据第一时钟生成第二时钟作为第一异构模块的工作时钟；第二异构模块接收其对应的第二缓冲区提供的第三时钟，并根据第三时钟生成第四时钟作为第一异构模块的工作时钟；至少两个可编辑延时单元包括第一可编辑延时单元和第二可编辑延时单元；第一可编辑延时单元设置于第一缓冲区中，根据第一时钟生成第五时钟提供给第一异构模块，使得第一异构模块根据第五时钟生成第二时钟作为自身的工作时钟；第二可编辑延时单元设置于第二缓冲区中，根据第三时钟生成第六时钟提供给第二异构模块，使得第二异构模块根据第六时钟生成第四时钟作为自身的工作时钟；相位检测单元获取第一异构模块中的第二时钟，以及第二异构模块中的第四时钟；检测得到第二时钟和第四时钟的相位差异；根据相位差异，第一可编辑延时单元改变第一时钟的延迟生成新的第五时钟，减小第五时钟和第六时钟对应生成的第二时钟和第四时钟的相位差异；或者，根据相位差异，第二可编辑延时单元改变第三时钟的延迟生成新的第六时钟，减小第五时钟和第六时钟对应生成的第二时钟和第四时钟的相位差异。

一个实施例中，相位检测单元包括至少两个采样子电路，与其对应的至少两个检测子电路，其中，至少两个采样子电路包括第一采样子电路和第二采样子电路，至少两个检测子电路包括第一检测子电路和检测子电路；