[发明专利]一种提高芯片测试效率的测试结构

说明书

本发明涉及芯片测试电路设计领域。公开了一种提高芯片测试效率的测试结构。针对现有测试电路一次只能测试一个模块的不足，提出了一种能同时测试多个模块的测试结构，且只需要3个测试接脚(Pin)。

技术领域

本发明涉及芯片测试设计领域，具体涉及一种提高芯片测试效率的测试结构。

背景技术

为了确保芯片能正常工作，在芯片制造完成后，必须对芯片进行严格的测试。一般的测试方法是将已知的测试信号输入至芯片内部，然后获取芯片电路反馈的信号，以此来判断芯片的功能是否正常。芯片内部的测试电路负责接收并执行外部测试系统发送来的测试向量，然后将测试结果反馈给外部的芯片测试系统。。

然而，在现有的测试电路结构下，芯片测试系统一次只能发送一条测试向量，待测试向量执行完成后，才能继续执行下一条向量，即一次只能测试一个被测电路。如果想同时测试芯片内部多个电路，势必需要设置更多的探针，从而造成整体测试成本的提高。

发明内容

针对上述问题，本发明的目的是提供一种芯片测试结构，在不增加接脚(Pin)的情况下，实现对多个被测电路同时测量，以提高芯片测试效率，降低测试成本。

为了达到上述目的，本发明提供了一种提高芯片测试效率的测试结构，包括以下几部分：

解析分包模块1：获取芯片测试系统5发过来的多组测试向量6，解析后将测试向量6发送给对应的控制子模块3；

复接组包模块2：接收各个控制子模块3发过来的测试数据7，完成测试数据7的组装，然后将组装好的测试数据7发送给芯片测试系统5；

控制子模块3：接收并执行解析分包模块1发来的测试向量6，然后将测试结果组装成测试数据7发送给复接组包模块2；

被测电路4：接收控制子模块3发来的测试控制信号，并向控制子模块3反馈测试结果；

芯片测试系统5：基于现有技术，包括测试机、探卡等测试设备，向芯片发送多组测试向量6，接收并解析测试数据7。

所述的一种提高芯片测试效率的测试结构，所述的测试向量指用于测试的命令，可以是控制子模块中寄存器的读写命令，也可以是测试命令。

所述的一种提高芯片测试效率的测试结构，所述的测试数据表示测试结果，可以是控制子模块中寄存器的数据，也可以是表示测试结果的数据。

所述的一种提高芯片测试效率的测试结构，所述的芯片测试系统将N个测试向量通过输入输出接口IO、复位接脚RST、时钟接脚CLK3个接脚(Pin)串行发送给所述的解析分包模块，解析分包模块在串行接收测试向量帧的同时进行解析，即收到1个测试向量后并行发送给对应的控制子模块。所述的控制子模块接收并执行对应的测试向量，然后将测试数据按顺序存入内部FIFO中，并向所述的复接组包模块提供FIFO非空信号。所述的复接组包模块检测到FIFO非空信号有效后，从所有非空的FIFO中依次取出一组测试数据，然后将测试数据通过输入输出接口IO、复位接脚RST、时钟接脚CLK3个接脚(Pin)串行返回给所述的芯片测试系统。所述的芯片测试系统接收所述的复接组包模块发来的测试数据后，完成测试数据解析、存储等功能。

本发明的上述技术方案相比现有技术具有以下优点：

(1)可以同时测试芯片内部多个被测电路1，缩短芯片测试时间；

(2)只需要3个接脚(Pin)：IO、复位和时钟，可以增加同测数，提高测试效率。

附图说明

图1是本发明的提高芯片测试效率的测试结构示意图；

图2本发明的解析分包模块的结构示意图

图3本发明的控制子模块的结构示意图