[发明专利]一种提高芯片测试效率的测试结构

权利要求书

1.一种提高芯片测试效率的测试结构，利用分组测试的方式，实现了同时测试多个模块的功能，并且只需要3个测试接脚(Pin)，其特征在于，所述的测试结构主要包括芯片测试系统、解析分包模块、复接组包模块、控制子模块，其中：芯片测试系统与解析分包模块和复接组包模块通过3个测试接脚(Pin)相连：输入输出接口IO、复位接脚RST、时钟接脚CLK，解析分包模块和复接组包模块通过各个控制子模块相连。

2.根据权利要求1所述的测试结构，其特征包括：

芯片测试系统：位于芯片外部，将多组测试向量串行发送给解析分包模块，同时接收复接组包模块发来的多组测试数据，进行分析、存储等功能；

解析分包模块：获取芯片测试系统发送过来的多组测试向量，解析后将测试向量发送给对应的控制子模块；

复接组包模块：接收各个控制子模块发过来的多组测试数据，将组装后的测试数据发送给芯片测试系统；

控制子模块：接收解析分包模块发来的测试向量，执行该测试向量，然后将得到的测试数据发送给复接组包模块。

3.根据权利要求1所述的测试结构，其特征在于，所述的控制子模块将测试数据按顺序存入内部FIFO中，并向所述的复接组包模块提供FIFO非空信号。

4.根据权利要求1所述的测试结构，其特征在于，所述的复接组包模块实时监测各个控制子模块的FIFO状态，当有控制子模块的FIFO非空时，从所有非空的FIFO中依次取出一组测试数据，然后完成多个测试数据的组装，并发送给芯片测试系统。