[发明专利]用于众核计算芯片可测性设计的电路、装置及方法

说明书

本发明公开了一种用于众核计算芯片可测性设计的电路、装置及方法，所述众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；测试时，控制各计算核心测试过程的进行，包括测试数据的选择和测试过程控制；并将测试数据的发送给计算核心，根据测试数据对各计算核心进行测试，并根据测试结果，记录失效计算核心数目及对应的核心ID；最后根据测试结果修改众核计算芯片的分类标记并进行修复；其效果是：通过对每个计算核心的计算结果进行检测来判断计算核心的功能正确性，避免了使用扫描链技术需要用到的扫描触发器，从而节省了芯片面积成本；另外，测试过程由硬件自动完成，保证了测试的时效性。

技术领域

本发明涉及芯片测试技术领域，具体涉及一种用于众核计算芯片可测性设计的电路、装置及方法。

背景技术

随着区块链、AI等热门领域的兴起，其庞大的计算量需求带动了多核众核计算芯片的研究浪潮如GPU、AI芯片、数字加密货币挖矿芯片等等。这类芯片有个共同的特点，都是通过堆叠很多相同的计算核心(core)来实现单芯片高算力的目的。

芯片制造过程通常都不会是理想的，由于各种因素会引入一些制造缺陷或者偏差，在芯片设计阶段需要提供一定的测试手段即可测性设计，以便在芯片生产出来以后能够进行测试和筛选。随着集成电路工艺的演进，单芯片可集成的计算核心数量不断增加，使得测试情况变得较为复杂。除了制造缺陷引起的功能失效可能外，设计以及工艺制造偏差还会导致单芯片不同计算核心之间的性能差异，以及不同芯片之间的性能差异。此外，随着算力需求的增长，通常需要在板卡上集成多颗芯片才能满足应用要求。只有集成在单板上的芯片性能接近，才能够最大限度的发挥所有芯片的性能从而提高整体能效。因此，除了功能测试还需要对众核计算芯片进行实速测试(芯片实际所能运行的最高频率)，以便根据性能差异对芯片进行筛查和分类。

目前常用的可测性设计方法有扫描链(Scan Chain)测试、软件测试等，但扫描链(Scan Chain)技术，其优点是测试速度快覆盖全但需要引入额外的电路面积以及功耗开销，同时测试时面临电流限制和发热等问题尤其在高性能众核计算芯片上更为突出；软件测试是一种低成本方法，但其缺点显著即测试速度慢时效性差。

虽然现有技术中出现了，通过内置自测试(BIST，Build-In-Self-Test)电路的方式，但其仍存在未涉及相应的实速测试，以及芯片性能自动分类等方面，目前尚无此方面的相关专利著作。

发明内容

本发明的目的是提供一种用于众核计算芯片可测性设计的电路、装置及方法，在降低芯片面积成本的同时兼顾了测试时效性和有效性，并根据测试结果对芯片进行自动分类。

第一方面：本发明实施例提供了一种用于众核计算芯片可测性设计的电路，包括内置自测试电路、多个计算核心和至少一个计算核心数据输入通路选择器；

所述内置自测试电路用于各计算核心测试数据的选择、测试过程控制和对外发送，其中，所述测试数据预先存储在众核计算芯片中或来源于外部输入，包括测试用例集；

所述计算核心数据输入通路选择器用于接收当前所发送的所述测试数据；

所述各计算核心根据所述测试数据进行测试以得到测试结果，其中，众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；

所述内置自测试电路还用于根据所述测试结果修改所述众核计算芯片的分类标记以及功能失效计算核心所对应的核心ID。

作为本发明的一个优选的技术方案，所述内置自测试电路包括状态控制单元，数据发送单元，结果检测单元以及标记修复单元；