[发明专利]一种高速低功耗的抗软错误锁存器

权利要求书

1.一种高速低功耗的抗软错误锁存器，其特征在于，该锁存器包含第一至第三传输门、第一、第二2P-1N结构单元、第一、第二钟控反相器以及钟控C单元，每个传输门和钟控反相器的时钟控制信号为一对相反的时钟信号，第一至第三传输门的输出信号分别与第一、第二2P-1N结构单元的输入相连；第一、第二2P-1N结构单元的输出信号分别作为第一、第二钟控反相器的输入信号，同时作为钟控C单元的输入信号；第一、第二钟控反相器的输出作为反馈信号分别与第一、第二2P-1N结构单元的输入相连，钟控C单元的输出信号作为该锁存器的最终输出。

2.根据权利要求1所述的一种高速低功耗的抗软错误锁存器，其特征在于，第一2P-1N结构单元包括第一和第二PMOS管以及第一NMOS管，第一PMOS管的漏极接第二PMOS管的源极，第二PMOS管的漏极接第一NMOS管的漏极，第一NMOS管的源极接地，第二PMOS管的漏极与第一NMOS管的漏极的连接点为第一2P-1N结构单元的输出端；第二2P-1N结构单元包括第三和第四PMOS管以及第二NMOS管，第三PMOS管的漏极接第四PMOS管的源极，第四PMOS管的漏极接第二NMOS管的漏极，第二NMOS管的源极接地，第四PMOS管的漏极与第二NMOS管的漏极的连接点为第二2P-1N结构单元的输出端；

第一钟控反相器包括第五和第七PMOS管以及第三和第五NMOS管，第五PMOS管的漏极接第七PMOS管的源极，第七PMOS管的漏极接第五NMOS管的漏极，第五NMOS管的源极接第三NMOS管的漏极，第三NMOS管的源极接地，第三NMOS管的栅极和第五PMOS管的栅极都为第一钟控反相器的输入端，第七PMOS管的漏极与第五NMOS管的漏极的连接点为第一钟控反相器的输出端；第二钟控反相器包括第六和第八PMOS管以及第四和第六NMOS管，第六PMOS管的漏极接第八PMOS管的源极，第八PMOS管的漏极接第六NMOS管的漏极，第六NMOS管的源极接第四NMOS管的漏极，第四NMOS管的源极接地，第四NMOS管的栅极和第六PMOS管的栅极都为第二钟控反相器的输入端，第八PMOS管的漏极与第六NMOS管的漏极的连接点为第二钟控反相器的输出端。

3.根据权利要求2所述的一种高速低功耗的抗软错误锁存器，其特征在于，第一传输门的输出端与第一PMOS管的栅极和第二NMOS管的栅极之间的连接点为节点node1；第二传输门的输出端与第二PMOS管的栅极和第四PMOS管的栅极之间的连接点为节点Q，节点Q与钟控C单元的输出端相连；第三传输门的输出与第一NMOS管的栅极和第三PMOS管的栅极之间的连接点为节点node2。

4.根据权利要求2所述的一种高速低功耗的抗软错误锁存器，其特征在于，第一2P-1N结构单元的输出端与第三NMOS管的栅极和第六PMOS管的栅极之间的连接点为节点node3；第二2P-1N结构单元的输出端与第五PMOS管的栅极和第四NMOS管的栅极之间的连接点为节点node4；第一、第二钟控反相器的输出端分别与节点node1、节点node2连接。

5.根据权利要求3和4所述的一种高速低功耗的抗软错误锁存器，其特征在于，钟控C单元包括第九至第十一PMOS管以及第七至第九NMOS管，第九PMOS管的漏极接第十PMOS管的源极，第十PMOS管的漏极接第十一PMOS管的源极，第十一PMOS管的漏极接第七NMOS管的漏极，第七NMOS管的源极接第八NMOS管的漏极，第八NMOS管的源极接第九NMOS管的漏极，第九NMOS管的源极接地，第九PMOS管的栅极接第九NMOS管的栅极，第十PMOS管的栅极接第八NMOS管的栅极，第十一PMOS管的栅极、第七NMOS管的栅极分别接一对时钟信号中的一个，第九PMOS管的栅极与第九NMOS管的栅极的连接点为钟控C单元的第一输入端，第十PMOS管的栅极与第八NMOS管的栅极的连接点为钟控C单元的第二输入端，第十一PMOS管的漏极与第七NMOS管的漏极的连接点为钟控C单元的输出端，钟控C单元的第一、第二输入端分别接节点node3、node4。