[发明专利]用于控制复数乘法累加电路的设备和方法

说明书

用于对复数执行乘法累加（MAC）运算以生成实数结果的设备和方法。例如，处理器的一个实施例包括：解码器，用于解码包括乘法累加指令的指令；第一和第二源寄存器，用于分别存储第一多个复数值和第二多个复数值，每个复数值包括实数值和虚数值；耦合到第一和第二源寄存器的乘法累加（MAC）执行电路，其包括乘法器电路、加法器电路和累加器电路；模式选择电路，用于在MAC执行电路的至少两个执行模式之间选择，所述执行模式包括：第一模式，其中MAC执行电路将使用来自第一多个复数值和第二多个复数值的实数值和虚数值来执行复数乘法累加运算；和第二模式，其中MAC执行电路将用标量复数的集合中指定的一个或多个实数值或虚数值或者用零来替换来自第一和第二多个复数值的实数值或虚数值中的一个或多个。

技术领域

本发明的实施例一般涉及计算机处理器的领域。更特别地，实施例涉及用于控制复数乘法累加电路的设备和方法。

背景技术

指令集或指令集架构（ISA）是与编程有关的计算机架构的一部分，包括原生数据类型、指令、寄存器架结构、寻址模式、存储器架构、中断和异常处置及外部输入和输出（I/O）。应注意的是，术语“指令”在本文中通常指宏指令-其是被提供到处理器以便执行的指令-- 与微指令或微操作相反-其是处理器的解码器解码宏指令的结果。微指令或微操作能够配置成指示处理器上的执行单元执行操作以实现与宏指令关联的逻辑。

ISA不同于作为用于实现指令集的一组处理器设计技术的微架构。带有不同微架构的处理器能够共享共用指令集。例如，Intel®®Pentium 4处理器、Intel® CoreTM™处理器和来自加利福尼亚州桑尼威尔（Sunnyvale）的超微半导体有限公司（Advanced MicroDevices, Inc.）的处理器实现几乎相同版本的x86指令集（其中已采用较新版本来加入了一些扩展），但具有不同内部设计。例如，ISA的相同寄存器架构可使用公知的技术在不同微架构中以不同方式来实现，包括专用物理寄存器、使用寄存器重命名机制（例如，使用寄存器别名表（RAT）、重新排序缓冲器（ROB）和引退寄存器堆）的一个或多个动态分配的物理寄存器。除非另有指定，否则短语寄存器架构(phrases register architecture)、寄存器堆和寄存器在本文中用于指对软件/编程器可见的事物以及其中指令指定寄存器的方式。在要求区分的情况下，形容词“逻辑的”、“架构的”、或“软件可见的”将用于指示在寄存器架构中的寄存器/文件，而不同的形容词将用于指定给定微架构中的寄存器（例如，物理寄存器、重新排序缓冲器、隐退寄存器、寄存器池）。

乘法累加（Multiply-accumulate）是常见的数字信号处理操作，其计算两个数字的乘积，并将该乘积与累加值相加。现存单指令多数据(SIMD)微架构通过执行指令的序列来实现乘法累加操作。例如，可以采用乘法指令执行乘法累加，接着是4路加法，并且然后与目的地四字（quadword）数据做累加，以生成两个64位饱和结果。

附图说明

结合附图，从下面的详细描述中能够获得本发明的更好理解，其中：

图1A和1B是图示了根据本发明的实施例的一般矢量友好指令格式及其指令模板的框图；

图2A-C是图示了根据本发明的实施例的示范性VEX指令格式的框图；

图3是根据本发明的一个实施例的寄存器架构的框图；以及

图4A是图示了根据本发明的实施例的示范性有序取（fetch）、解码、引退流水线和示范性寄存器重命名、乱序发布/执行流水线两者的框图；

图4B是图示了根据本发明的实施例，要包括在处理器中的有序取、解码、引退核的示范性实施例和示范性寄存器重命名、乱序发出/执行架构核两者的框图；

图5A是单个处理器核及其到管芯上互连网络的连接的框图；

图5B图示了根据本发明的实施例的图5A中处理器核的一部分的扩展图；