[发明专利]用于控制复数乘法累加电路的设备和方法

权利要求书

1.一种处理器，包括：

解码器，用于对包括乘法累加指令的指令进行解码；

第一和第二源寄存器，分别用于存储第一多个复数值和第二多个复数值，每个复数值包括实数值和虚数值；

耦合到所述第一和第二源寄存器的乘法累加（MAC）执行电路，包括乘法器电路、加法器电路和累加器电路；以及

模式选择电路，用于在所述MAC执行电路的至少两个执行模式之间进行选择，所述执行模式包括：第一模式，其中所述MAC执行电路将使用来自所述第一多个复数值和所述第二多个复数值的实数值和虚数值来执行复数乘法累加运算；以及第二模式，其中所述MAC执行电路将用标量复数的集合中指定的一个或多个实数值或虚数值或者用零来替换来自所述第一和第二多个复数值的所述实数值或虚数值中的一个或多个。

2.根据权利要求1所述的处理器，还包括：

第三源寄存器，用于存储所述标量复数的集合。

3.根据权利要求1或2所述的处理器，其中所述乘法器电路包括用于执行并行乘法的一组乘法器，每个乘法器用于将来自所述第一或第二多个复数值之一的第一实数值或虚数值与第二实数值或虚数值相乘，所述第二实数值或虚数值在所述第一模式中选自所述第一或第二多个复数值之一以及在所述第二模式中选自所述标量复数。

4.根据权利要求3所述的处理器，其中当处于所述第二模式时，选择所述实数和虚数以使每个乘法器将两个所述实数值或两个所述虚数值相乘以生成实数积。

5.根据权利要求4所述的处理器，其中所述乘法器电路包括第一乘法器、第二乘法器、第三乘法器和第四乘法器以分别生成第一实数积、第二实数积、第三实数积和第四实数积。

6.根据权利要求5所述的处理器，其中所述加法器电路包括：第一加法器，用于将所述第一实数积与所述第二实数积相加以生成第一实数值；以及第二加法器，用于将所述第三实数积与所述第四实数积相加以生成第二实数值。

7.根据权利要求1或6所述的处理器，其中所述累加器电路包括：累加器寄存器，用于存储第三实数值和第四实数值；以及累加加法器，用于将所述第一实数值和所述第三实数值相加以生成第一累加实数值并将所述第二实数值与所述第四实数值相加以生成第二累加实数值。

8.一种方法，包括：

对包括乘法累加（MAC）指令的指令进行解码；

在第一源寄存器中存储第一多个复数值；

在第二源寄存器中存储第二多个复数值，每个复数值包括实数值和虚数值；

基于所述MAC指令是设计成将实数值和虚数值两者累加还是仅累加实数值来选择MAC执行模式；

如果选择了第一MAC执行模式，则使用来自所述第一多个复数值和所述第二多个复数值的实数值和虚数值来执行复数乘法累加运算以将实数值和虚数值两者累加；以及

如果选择了第二MAC执行模式，则用标量复数的集合中指定的一个或多个实数值或虚数值或者用一个或多个零来替换来自所述第一和第二多个复数值的所述实数值或虚数值中的一个或多个以仅累加实数值。

9.根据权利要求8所述的方法，还包括：

在第三源寄存器中存储所述标量复数的集合。

10.根据权利要求8或9所述的方法，还包括：

由一组乘法器中的每个乘法器将来自所述第一或第二多个复数值之一的第一实数值或虚数值与第二实数值或虚数值相乘，所述第二实数值或虚数值在所述第一MAC执行模式中选自所述第一或第二多个复数值之一以及在所述第二MAC执行模式中选自所述标量复数。

11.根据权利要求10所述的方法，其中当处于所述第二MAC执行模式时，选择所述实数和虚数以使每个乘法器将两个所述实数值或两个所述虚数值相乘以生成实数积。