[发明专利]一种防止芯片时序违例的系统、方法及装置

说明书

本发明公开了一种防止芯片时序违例的系统、方法及装置，该系统包括：鉴频器模块、电荷泵模块、环路滤波器模块、检测模块、双路选择器和压控振荡器模块。该方法包括：检测模块判断干扰信号，得到判断结果；压控振荡器根据判断结果控制双路选择器的选通信号并生成受控电压；根据受控电压生成震荡频率并将震荡频率反馈给鉴频器。该装置包括存储器以及用于执行上述防止芯片时序违例方法的处理器。通过使用本发明，可在有干扰的情况下保证芯片时序正常。本发明作为一种防止芯片时序违例的系统、方法及装置，可广泛应用于芯片时序领域。

技术领域

本发明涉及芯片时序领域，尤其涉及一种防止芯片时序违例的系统、方法及装置。

背景技术

数字集成电路采用同步时序电路作为基本结构，数据流在时钟沿到来时被读入触发器，经过数据路径运算之后，在下一个时钟沿到来时，将结果读入到下一级触发器的输出端，为了维持集成电路正常有序运转(避免时序违例)，目前较多的是采用在编写RTL代码时，考虑硬件资源的结构，选择延时较小的编写方式，或采用流水线拆分长数据路径延时模块，但都是局限于针对集成电路无外加干扰、无复杂电磁环境下所作的时序避错，而在实际场景中，集成电路芯片一般都处于一个电磁复杂环境，甚至可能遭受有意的电磁攻击，当干扰波幅度足够大时会导致电路失效，较为常见的电路失效就是产生时序违例，目前采用的方法不能在有干扰情况下的保证时序正常。

发明内容

为了解决上述技术问题，本发明的目的是提供一种防止时序违例的系统、方法及装置，可在有干扰的情况下保证时序正常。

本发明所采用的第一技术方案是：一种防止芯片时序违例的系统，包括鉴频器模块、电荷泵模块、环路滤波器模块、检测模块、双路选择器和压控振荡器模块，所述鉴频器的输出端通过电荷泵与环路滤波器的输入端连接，所述环路滤波器的第一输出端与双路选择器的第一输入端连接，所述环路滤波器的第二输出端与检测模块的输入端连接，所述检测模块的输出端与双路选择器的第二输入端连接，所述双路选择器的输出端与压控振荡器模块的输入端连接，所述压控振荡器的输出端与鉴频器的输入端连接。

进一步，所述检测模块包括模数转换ADC、存储器、数模转换DAC和电压比较器，所述环路滤波器的第二输出端第一端口与模数转换器ADC的输入端连接，所述模数转换ADC的输出端经过存储器与数模转换DAC的输入端连接，所述数模转换DAC的输出端第一端口与双路选择器的第二输入端第一端口连接，所述电压比较器的第一输入端与环路滤波器的第二输出端第二端口连接，所述电压比较器的第二输入端与数模转换DAC的输出端第二端口连接，所述电压比较器的输出端与双路选择器的第二输入端第二端口连接。

进一步，还包括第二双路选择器，所述第二双路选择器的输出端与压控振荡器的第二输入端连接，所述第二双路选择器的第一输入端与电压比较器的输出端第二端口连接，所述第二双路选择器的第二输入端接地。

进一步，所述环路滤波器模块包括电阻、第一电容和第二电容，所述电阻的第一端点与第一电容的第一端点连接，所述电阻的第二端点与第二电容的第一端点连接，所述第一电容的第二端点与第二电容的第二端点连接。

进一步，所述电荷泵模块采用多个MOS管组成。

本发明所采用的第二技术方案是：一种防止芯片时序违例的方法，包括以下步骤：

检测模块判断干扰信号，得到判断结果；

压控振荡器根据判断结果控制双路选择器的选通信号并生成受控电压；

根据受控电压生成震荡频率并将震荡频率反馈给鉴频器。

进一步，所述判断结果包括有干扰信号和无干扰信号，所述根据判断结果控制双路选择器的选通信号具体为：

判断结果为无干扰信号，双路选择器选通“0”输入，受控电压为V_Cont1＝V_Conto；