[发明专利]控制NAND操作延时

说明书

本文中描述用于控制NAND操作延时的装置及技术。受控对象可接收写入请求。所述控制器接着可计算要在关闭的物理块上执行的废弃项目收集操作的次数。在此，所述计算包含将逻辑到物理L2P区搜索比添加到废弃项目收集的节奏计算。可根据要执行的废弃项目收集操作的所述经计算次数而在所述物理块上执行废弃项目收集操作。接着，所述控制器可响应于完成所述经计算次数的废弃项目收集操作而执行写入请求。

优先权主张

本申请案主张2018年6月29日申请的第16/024,380号美国申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。

背景技术

存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。

易失性存储器需要电力来维持其数据，且包含例如随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。

非易失性存储器在不被供电时可保留经存储数据，且包含例如快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻式随机存取存储器(MRAM))或3D XPoint^TM存储器等等。

快闪存储器用作各种各样的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的单晶体管、浮动栅极或电荷陷阱存储器单元的一或多个群组。

两种常见类型的快闪存储器阵列架构包含NAND及NOR架构，其以布置每一者的基本存储器单元配置的逻辑形式命名。存储器阵列的存储器单元通常经布置成矩阵。在实例中，所述阵列的行中的每一浮动栅极存储器单元的栅极经耦合到存取线(例如，字线)。在NOR架构中，所述阵列的列中的每一存储器单元的漏极经耦合到数据线(例如，位线)。在NAND架构中，所述阵列的串中的每一存储器单元的漏极在源极线与位线之间以源极到漏极的方式串联耦合在一起。

通过解码器存取NOR架构半导体存储器阵列及NAND架构半导体存储器阵列两者，所述解码器通过选择耦合到其栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元就将其数据值放置在位线上，从而取决于特定单元被编程的状态而引起不同电流流动。在NAND架构半导体存储器阵列中，高偏置电压经施加到漏极侧选择栅极(SGD)线。以经指定传递电压(例如，Vpass)驱动耦合到每一群组的非选定存储器单元的栅极的字线以将每一群组的非选定存储器单元操作为传递晶体管(例如，以按不受其经存储数据值限制的方式传递电流)。电流接着在仅受每一群组的选定存储器单元限制的情况下通过每一串联耦合群组从源极线流动到位线，从而将选定存储器单元的当前经编码数据值放置在位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别地或共同地编程为一或数种经编程状态。例如，单电平单元(SLC)可表示两种经编程状态(例如，1或0)中的一者，其表示一个数据位。

然而，快闪存储器单元也可表示两种以上经编程状态中的一者，从而允许在不增加存储器单元的数目的情况下制造更高密度的存储器，因为每一单元可表示一个以上二进制数字(例如，一个以上位)。此类单元可被称为多状态存储器单元、多数位单元或多电平单元(MLC)。在某些实例中，MLC可指可每单元存储两个数据位(例如，四种经编程状态中的一者)的存储器单元，三电平单元(TLC)可指可每单元存储三个数据位(例如，八种经编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个数据位。MLC在本文中在其更广泛背景下用于可指可每单元存储一个以上数据位(即，可表示多于两种经编程状态)的任何存储器单元。