[实用新型]半导体器件的元胞结构及半导体器件

权利要求书

1.一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，邻接设置在所述半导体衬底的上方；

多数个第一槽单元，设置于所述外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述外延层相隔离；

第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离，所述载流子势垒区的浓度高于所述外延层的浓度；

第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述外延层表面；

第一金属层，设置于所述外延层顶部，所述第一金属层接触所述第一源体区与所述源区；

第二介质，设置于所述半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；

第二导电类型的浮空区，所述浮空区设置于所述半导体衬底与所述外延层之间，位于所述载流子势垒区两侧下方，所述第二导电类型相异于所述第一导电类型；

第二金属层，设置于所述外延层的顶部，以不接触的方式位于所述第一金属层的旁侧；

第二导电类型的半导体区域，以垂直方向形成于所述外延层中，且接触所述浮空区与所述第二金属层；

第一半导体区，设置在所述半导体衬底的底部；以及

第三金属层，设置接触所述第一半导体区。

2.如权利要求1所述半导体器件的元胞结构，其特征在于，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区。

3.如权利要求1所述半导体器件的元胞结构，其特征在于，所述载流子势垒区的数量为多数个，所述多数个第一槽单元每一者均对应接触一个所述载流子势垒区。

4.如权利要求1所述半导体器件的元胞结构，其特征在于，所述第一源体区侧边接触相邻的第一槽单元的侧边，所述源区接触所述第一介质，所述第二介质邻接所述第一金属层，涵盖所述多数个第一槽单元的全部槽口范围，并接触部分或全部的所述源区。

5.如权利要求4所述半导体器件的元胞结构，其特征在于，所述源区为第一导电类型或第二导电类型。

6.如权利要求4所述半导体器件的元胞结构，其特征在于，所述源区为重掺杂区或轻掺杂区。

7.如权利要求1所述半导体器件的元胞结构，其特征在于，还包括电场屏蔽结构，其包括：

所述半导体衬底；

所述外延层；

第二导电类型的电场屏蔽区，设置所述外延层之中且深度相同或相近于所述载流子势垒区；以及

其中，相邻的所述电场屏蔽区与所述载流子势垒区为相互接触或不接触。

8.如权利要求7所述半导体器件的元胞结构，其特征在于，所述电场屏蔽结构还包括：

多数个第二槽单元，设置于所述外延层顶部并位于所述多数个第一槽单元的外侧，所述多数个第二槽单元内设置有导电材料，通过第三介质与所述外延层相隔离；

所述电场屏蔽区设置邻接于所述多数个第二槽单元的底部或接近底部的侧缘，通过所述第三介质与所述导电材料相隔离；以及

第二源体区，设置所述多数个第二槽单元的间隔中，所述第二源体区位在所述外延层表面。

9.如权利要求8所述半导体器件的元胞结构，其特征在于，所述电场屏蔽结构还包括：

第四金属层，设置于所述外延层顶部，所述第四金属层接触所述第二源体区部分或全部表面；

第四介质，设置于所述外延层顶部，邻接所述第四金属层，所述第四介质涵盖部分或全部的所述多数个第二槽单元的槽口。

10.一种半导体器件，包括元胞区与终端区，其特征在于，所述元胞区包括一个以上的元胞，所述元胞的结构包括：

N型半导体衬底；

N型外延层，邻接设置在所述N型半导体衬底的上方；

多数个第一槽单元，设置于所述N型外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述N型外延层相隔离；

N型载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离，所述N型载流子势垒区的浓度高于所述N型外延层的浓度；

P型第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的N型源区，所述P型第一源体区及所述N型源区均位在所述半导体衬底表面；

第一金属层，设置于所述N型半导体衬底顶部，所述第一金属层接触所述P型第一源体区与所述N型源区；

第二介质，设置于所述N型半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；

P型浮空区，所述P型浮空区设置于所述半导体衬底与所述外延层之间，位于所述载流子势垒区两侧下方；

第二金属层，设置于所述N型外延层的顶部，以不接触的方式位于所述第一金属层的旁侧；

P型半导体区域，以垂直方向形成于所述N型外延层中，且接触所述P型浮空区与所述第二金属层；

P型半导体区，设置在所述N型半导体衬底的底部；以及

第三金属层，设置接触所述P型半导体区。